基于FPGA的数字时钟设计
摘要：本实验中我们运用EDA课程中所学的知识，设计了一个拥有时间校正和闹钟功能的24小时制多功能数字时钟。通过本实验，我们初步了解EDA的设计过程；初步掌握用VHDL语言的设计方法和设计思想；初步熟悉Max+Plus II软件平台的编程和仿真,并通过AEDK-EDA实验板下载模拟实现初步了解了硬件实现的方法。
文件下载
评论信息
其他资源
- 基于STM32F103的buck电路PI控制策略
- STM32串口的LIN从模式完整代码
- 2019年美赛C题特等奖论文（中文版））.pdf
- 最大字段和问题 算法设计
- 基于毫米波雷达和视觉信息融合的车辆检测.pdf
- Triple-Speed Ethernet(tse)FPGA软核MAC官方实例
- 数字图像处理 王伟强 国科大 期末试卷
- 遗传算法解决10城市TSP问题程序源代码
- 网站kpi统计数据
- Mackay构造LDPC码程序 matlab
- ICSharpCode.SharpZipLib【内含0.86.0.518版本和0.84.0.0版本】
- Star_SM3281series_T0214.rar
- RegexUtils表单注册常用正则表达式验证工具类
- 30-核心动画.zip
- 乔帮主测试-关卡挑战第1关.rar
- python-3.7.9-amd64.7z
- netfx_Core_x64.msi
- ERP进销存系统源码
- 集成块控制数码管显示的数字电子时钟 DXP设计电路图 PCB设计图
- 华为客户端for Linux安装
- Xilinx官方FPGA嵌入式培训教程6
- jpcap_x64.dll+jpcap.jar
- 城市智能交通大数据体系规划与实践.
- 开源MPEG2-TS格式分析工具
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明