Verilog-HDL基础知识非常好的学习教程.pdf

Verilog-HDL基础知识非

Verilog HDL是一种应用广泛的硬件描述性语言，是硬
件设计人员和电子设计自动化（ EDA）工具之间的界面。
其主要目的是用来编写设计文件，建立电子系统行为级
的仿真模型。即利用计算机的巨大能力对用Verilog HDL或
VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生
成符合要求且在电路结构上可以实现的数字逻辑网表
（ Netlist），根据网表和某种工艺的器件自动生成具体电
路，然后生成该工艺条件下这种具体电路的延时模型。

文件下载

评论信息

其他资源

免责申明

【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论【只为小站】经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见版权及免责申明

Verilog-HDL基础知识非常好的学习教程.pdf

文件下载

评论信息

其他资源

免责申明

个人信息

相关资源标签

热门下载

最新下载