altera fpga 单口ram核的运用

fpga 单口ram 工程verilog代码

运用fpga自带的单口ram ip核，并写了一个读使能、地址、数据的产生控制模块，并简单的编写testbench来用modelsim仿真，方便大家理解ram 核的使用。

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评论信息

qq_39571274 :

仿真如果遇到Instantiation of 'altsyncram' failed. The design unit was not found.，或者 altera_mf没找到的，自己在model
2018-12-19
u012568622 :

很不错的例子~
2015-03-14
qq_21808049 :

解决了我的疑惑，谢谢了。
2014-10-10
quxianpin :

还是自己写一个吧
2014-09-24
wzg1984 :

很好的RAM入门级程序，谢谢分享了
2014-06-09

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