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PWM占空可调节verilog例程
PWM占空可调节verilog例程
上传者:
infantry1112
|
上传时间: 2019-12-21 19:57:00
|
文件大小: 8KB
|
文件类型: v
PWM
占空可调节
verilog
本例子中使用时钟为24M,输出的频率为6khz,pwm信号占空比可调节为10% 18% 26% %32 %40 50% 58% 66% 74% 82% 95% ;inc dec实现加减占空比。加到95%时不在增加,减到10%时也不在减,
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评论信息
cyj0317 :
还不错,可以直接用。
2013-07-15
yangmin1 :
谢谢 了 ,还可以的额
2013-04-11
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