verilog中多个else_if级联造成的综合电路的低效率及解决办法

verilog else_if级联

通过在quartus中仿真并分析综合后的RTL图，分析了多个else_if级联对综合结果的影响，说明了为什么我们要避免这样的代码风格。提出了解决办法，包括使用多个if_else来代替else_if的多级级联，还有用casex语句来代替多个esle_if级联。

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csaini1 :

这个资源都是抄袭网上论坛文章，还不全
2014-07-18
yaoey2009 :

我觉得说的很全面。但不是我想要的内容。
2013-11-22

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