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[{"title":"（ 1 个子文件 801KB ） 使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用","children":[{"title":"使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用_1630434618","children":[{"title":"使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用.rar <span style='color:#111;'> 823.09KB </span>","children":null,"spread":false}],"spread":true}],"spread":true}]
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