浮点除法verilog设计

上传者: gong_wen | 上传时间: 2021-09-13 23:22:30 | 文件大小: 3KB | 文件类型: ZIP
浮点格式遵循 IEEE754 标准。verilog设计源代码。

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评论信息

  • fool1101 :
    给出了一些很好的算法
    2017-03-29
  • xiaguangjwc :
    直接用没能成功,大家怎么用的呢
    2015-06-04
  • staryellowzo :
    挺适合我现在写的程序 不错 初学者要用可以再改一改
    2014-08-04
  • a530155947 :
    给出了一些很好的算法 很好!!
    2013-07-13
  • yanzenghui920 :
    不错,代码值借鉴,但不知为什么我仿真不出来。
    2013-05-14

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