writing testbench using systemverilog

上传者: fine_2008 | 上传时间: 2021-07-22 19:46:51 | 文件大小: 2.65MB | 文件类型: ZIP
1.What is Verification 2.Verification Technologies 3.The Verification Plan 4.High-Level Modeling 5.Stimulus and Response 6.Architecting Testbenches 7.Simulation Management

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评论信息

  • upup1975 :
    关于SystemVerilog非常好的一本书,质量很好
    2015-06-12
  • forrest911 :
    学SV的书,感谢楼主分享
    2014-11-14
  • zt839486422 :
    正在学sv,验证必看
    2014-10-23
  • lockonkoo :
    很好的学SV的书,感谢楼主分享
    2014-07-14
  • lh130748 :
    这个非常不错的。但是要是中文版的就更好了
    2014-06-21

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