verilog实现的累加器程序

verilog 累加器

此程序使用verilog编写的累加器，已经通过仿真验证。

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评论信息

tanglingjuntang :

一般般、、、、、、、、、、、、、、、、、、、、、、
2018-10-11
tanglingjuntang :

一般般、、、、、、、、、、、、、、、、、、、、、、
2018-10-11
qq772954959 :

写的一般！
2017-07-18
qq772954959 :

写的一般！
2017-07-18
beifx :

还不错，可以借鉴一下
2015-12-14
beifx :

还不错，可以借鉴一下
2015-12-14
fuck1988 :

资源不错，很有用
2014-06-13
fuck1988 :

资源不错，很有用
2014-06-13
u012077974 :

比较简单，适合初学者
2014-05-28
嘎嘎嘎嘎嘎嘎嘎 :

比较简单，适合初学者
2014-05-28
o641141014 :

你的累加器太简单了，什么都没有考虑
2014-04-17
cc1257314857 :

verilog编写的累加器，已经通过仿真验证，比较简单，适合初学者。
2014-04-15
xiaobailing2005 :

正是我需要的程序，谢谢。
2014-02-26
wb2009_happy :

资源不错，很有用
2013-11-25
genyo_xu :

代码具有一定的指导意义，对于入门verilog的人比较有用...
2013-11-17

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