SystemVerilog 与Verilog 描述状态机(FSM) 之比较

SystemVerilog ;Verilog ;状态机(FSM) ;

由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL 级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL 级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的SystemVerilog 来构建 FSM 的寄存器传输级(RTL) 编码技术,并且将现存有效的RTL 编码风格与新的增强的SystemVerilog 编码风格进行比较,以显示SystemVerilog 在构建FSM 中的优势。

文件下载

评论信息

其他资源

免责申明

【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论【只为小站】经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见版权及免责申明

SystemVerilog 与Verilog 描述状态机(FSM) 之比较

文件下载

评论信息

其他资源

免责申明

个人信息

相关资源标签

热门下载

最新下载