PrimeTime使用说明(中文)

pt primet 时序分析 Verilo

介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys公司的PrimeTime 进行静态时序分析，用Formality 进行形式验证。由于它们都是基于Tcl（Tool Command Language）的工具，本文对Tcl 也作了简单的介绍。

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