【华为】FPGA设计高级技巧Xilinx篇

1 前言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 内部公开 FPGA设计高级技巧 Xilinx篇 请输入文档编号 2001-9-19 版权所有 侵权必究 第3页 共63页6.3.3 专有资源的利用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 6.3.2 Distributed RAM代替通道计数器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.3.1 Distributed RAM代替BlockRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.3 如何降低芯片面积 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.9 迂回策略 降低非关键路径上的面积 为关键路径腾挪空间 . . . . . . . . . . . . 61 6.2.8 针对关键路径 进行位置约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.7 关键路径单独综合 不与其它模块放在一起综合 . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.6 关键路径在同一个Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.5 专有资源的利用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.4 基本设计技巧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.3 采用BUFGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 6.2.2 对线延时比较大的net 设置Maxdelay和Maxskew . . . . . . . . . . . . . . . . . . . . . . 61 6.2.1 引入放松约束 TIG False path 和Multi-Cycle-Path . . . . . . . . . . . . . . . . . . . 60 6.2 如何提高芯片速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 6.1 可能成为关键路径的电路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 6 综合运用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 5.4 TimingAnalyzer的作用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 5.3 FloorPlanner的作用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 5.2 FPGA Editor的作用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 5.1.3 正确看待map之后的资源占用报告 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 5.1.2 布局布线策略 兼谈如何做第一次布局布线 . . . . . . . . . . . . . . . . . . . . . . . . . . 58 5.1.1 设计前期 设计方案阶段 对关键电路的处理 . . . . . . . . . . . . . . . . . . . . . . . 58 5.1 布局布线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 5 如何使用后端工具 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 4.16 LFSR加1计数器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 4.15 SRL的使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 4.14 Block SelectRAM的使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 4.13 Distributed RAM的使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 4.12 高效利用IOB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 4.11 利用LUT四输入特点 指导电路设计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 4.10.2 virtex系列 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 4.10.1 virtex以前的系列 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 4.10 多路选择器与三态电路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 4.9 复制电路 减少扇出 fanout 提高设计速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 4.8 利用电路的等价性 巧妙地 分配 延时 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 4.7 组合逻辑和时序逻辑分离 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 4.6 流水线 Pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 4.5.4 综合工具与资源共享 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4.5.3 子表达式共享 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4.5.2 loop语句 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 4.5.1 if语句 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 4.5 资源共享 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 4.4 合并if语句 提高设计速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 4.3.2 调整if语句中条件的先后次序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 4.3.1 通过等效电路 赋予关键路径最高优先级 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 内部公开 FPGA设计高级技巧 Xilinx篇 请输入文档编号 2001-9-19 版权所有 侵权必究 第4页 共63页7 感谢 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6