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Project2 VerilogHDL 完成多周期处理器开发 一、设计说明 1.处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2＝{MIPS-Lite1，lb，sb}。 b)MIPS-Lite1＝{addu，subu，ori，lw，sw，beq，j，lui，addi，addiu，slt，jal，jr }。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为多周期设计。 二、设计要求 3.多周期处理器由 datapath(数据通路)和 controller(控制器)组成。 a)数据通路应至少包括如下module：PC(程序计数器)、NPC(NextPC 计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、 DM(数据存储器)等。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024) ，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite2。 b)鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。 Figure1 数据通路(供参考) 5.为使得代码更加清晰可读，建议多使用宏定义，并将宏定义组织在合理的头文件中。 6.PC复位后初值为0x0000_3000，目的是与MARS的Memory Configuration相配合。 a)测试程序将通过MARS产生，其配置模式如Figure2所示。 Figure2 MIPS存储配置模式(MARS memory configuration) 7.PPT 中的状态机设计仅供你参考。你可以根据对指令的理解去构造不同的状态机。但仍然建议遵循下述原则： a) 按指令类别构造状态分支，而不是按每条指令。 b) 状态分支不宜过多。 8.下列模块必须严格满足如下的接口定义： a)你必须在VerilogHDL设计中建模这3个模块。 b)不允许修改模块名称、端口各信号以及变量的名称/类型/位宽。 文件 模块接口定义 mips.v module mips(clk, rst) ; input clk ; // clock input rst ; // reset im.v im_1k( addr, dout ) ; input [9:0] addr ; // address bus output [31:0] dout ; // 32-bit memory output reg [7:0] im[1023:0] ; dm.v dm_1k( addr, din, we, clk, dout ) ; input [9:0] addr ; // address bus input [31:0] din ; // 32-bit input data input we ; // memory write enable input clk ; // clock output [31:0] dout ; // 32-bit memory output reg [7:0] dm[1023:0] ; 三、测试要求 9.所有指令都应被测试充分。 10.构造至少包括40条以上指令的测试程序，并测试通过。 a)MIPS-Lite2定义的每条指令至少出现1次以上。 b)必须有函数，并至少1次函数调用。 11.函数相关指令(jal和jr)是较为复杂的指令，其正确性不仅涉及到自身的正确性，还与堆栈调整等操作相关。因此为了更充分的测试，你必须在测试程序中组织一个循环，并在循环中多次函数调用，以确保正确实现了这2条指令。 四、其他要求 12.提交的压缩文件内容：工程中所有.v文件、code.txt、code.asm、课程设计报告。 13.时间要求：各班实验指导教师指定。 五、成绩及实验测试要求 14.实验成绩包括但不限于如下内容：初始设计的正确性、增加新指令后的正确性、实验报告等。 15.实验测试时，你必须已经完成了处理器设计及开发。 16.实验测试时，你需要展示你的设计并证明其正确性。 a)应简洁的描述你的验证思路，并尽可能予以直观展示。 17.实验指导教师会临时增加1～2条指令，你需要在规定时间内完成对原有设计的修改，并通过实验指导教师提供的测试程序。 a)考查时，教师将用专用testbench和code.txt检测代码执行情况。 六、开发与调试技巧 18