七段数码管时钟显示的硬件实现verilog

上传者: FPGASOPC | 上传时间: 2019-12-21 19:45:29 | 文件大小: 8.62MB | 文件类型: rar
七段数码管时钟显示的verilog源代码,已做过FPGA验证。

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评论信息

  • assange0 :
    很不错,正好是需要的
    2014-11-27
  • aa541850383 :
    很好很实用,开发板上可以验证
    2012-11-10

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