AXI4 总线的verilog模块
1、rad_top.sv为顶层例化模块，内例化了aq_axi_master.v，mem_test.v和system
2、aq_axi_master.v为AXI4 master bus的实现模块，此模块实现了AXI4协议的主接口的读写逻辑，可与其他的从接口对接，如与system对接。
3、system模块为block designs模块，根据需要自己在系统里定义。
4、mem_test.v模块实现本地模块与aq_axi_master模块的读写逻辑。
5、以上AXI4的master接口用于xilinx的平台。
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[{"title":"（ 4 个子文件 18KB ） AXI4 总线的verilog模块","children":[{"title":"aq_axi_master.v <span style='color:#111;'> 14.44KB </span>","children":null,"spread":false},{"title":"rad_top.sv <span style='color:#111;'> 9.01KB </span>","children":null,"spread":false},{"title":"mem_test.v <span style='color:#111;'> 6.59KB </span>","children":null,"spread":false},{"title":"说明.docx <span style='color:#111;'> 11.08KB </span>","children":null,"spread":false}],"spread":true}]
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