DDR3控制器的SystemVerilog实现
这是一个小组项目。 该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现,并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行设计验证,并通过SystemVerilog接口将其连接到提供的AHB。
top.sv顶部模块
ddr3_controller.sv ddr3内存控制器
st_defs.svh ddr3_controller.sv的参数,控制器状态
intf.sv连接ddr3_controller.sv和ddr3.v的接口
ddr3.v给定的ddr3内存
1024Mb_ddr3_parameters.vh ddr3.v的给定参数
sg093.v ddr3.v的给定参数
defs.svh ddr3.v的给定参数
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