共质心设计
对于匹配十分关键的差分对，一定要求做到共质心
共质心的意思构建两个关于某一个中心点完全对称版图
这样的好处在x和y方向的工艺变化被抵消掉了
电容可以用两层多晶中间夹着一层二氧化硅来实现
主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。
2021-11-11 16:44:40
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台湾交通大学模拟集成电路设计课程讲义，可作为参考资料
2021-11-11 16:08:30
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Sym-CTS
介绍
Sym-CTS是我的毕业设计，旨在为近阈值电压（NTV）或超低压（ULV）集成电路设计设计对称时钟树。 由于时钟缓冲器和时钟门的时序变化，在NTV上工作的电路会有很大的变化，并且时钟树的性能可能会大大降低。 对称时钟树综合（CTS）是在NTV或ULV下实现稳健时钟树设计的有效方法。
该项目当前基于Python3.7。 警告：存储库已准备好迁移到Rust版本。
Sym-CTS流程大纲
划分
施工
正在缓冲
缓冲区大小
编程原理
面向对象编程
可配置的
可重用
如何使用
准备工具
python3和3rd-party软件包：numpy，pandas，scipy
gnuplo
2021-11-09 19:31:56
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本文实现的USB IP核中，设计了总线适配器，在综合前针对WishBone总线或AMBA ASB总线通过宏定义进行设置，从而使USB IP核能够直接集成于WishBone或AMBA ASB总线的SoC系统中。
2021-11-09 19:31:12
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