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数字系统设计与Verilog_HDL（第4版）[王金明][电子教案]

2022-05-13 16:49:25 1.15MB Verilog_HDL

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uart 收发器 verilog 代码，实现自收发功能；

sys clk = 25m, baud 9600 停止位1，无校验位；代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过；

2022-05-13 16:17:42 2KB uart verilog 自收发

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FFT的文档资料

FFT verilog介绍不错的资料

2022-05-13 15:36:25 20KB FFT verilog

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基于Verilog语言的数字钟

Verilog语言设计数字钟，具有闹钟，校准，整点报时功能

2022-05-13 15:21:48 4KB codes

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华为verilog编码规范

华为的verilog编码规范，写得很不错！我就是用这个规范

2022-05-13 10:49:27 176KB 编码规范 华为 编码规范

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异步fifo数据交互处理

2022-05-13 09:01:06 11KB verilog

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verilog-设计抢答器.docx

(1)抢答台数为6； (2)具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警； (3)能显示超前抢答台号并显示犯规报警； (4)系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。

2022-05-13 08:00:37 53KB 抢答器 verilog

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FPGA可编程逻辑器件Quartus II、ModelSim仿真实例

关于FPGA可编程逻辑器件课程实例代码（NWU），包括详细注解，已经解释、截图的相关文档，希望对大家学习可编程逻辑器件课程有帮助

2022-05-13 01:02:05 15.52MB FPGA Verilog实例

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ADS1220.zip

ads1220的fpga代码，使用verilog编写，已在fpga上验证无误。不加任何硬件，ads1220可达到21位精度，仅末3位抖动.

2022-05-12 23:09:07 9.11MB ads1220 fpga verilog

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异步FIFO verilog代码

Verilong代码编写的异步FIFO，modelsim仿真通uo

2022-05-12 22:48:48 3KB verilong FIFO

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