高清英文版本 《Writing Testbenches, Functional Verification of HDL Models》 by Janick Bergeron 本书主要以HDL(verilog/vhdl)为例,详细讲述了在IC design flow中Verification 以及Test的设计思想、方法和技巧,涵概了测试的各个方面,是目前进行IC设计的同仁们最为推荐的一本宝典!!
2022-05-17 15:14:34 4.07MB IC设计 HDL Test
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The Art of Hardware Architecture--Design Methods and Techniques for Digital Circuits 作者 Mohit Arora
2022-05-16 21:51:44 1.9MB 数字IC设计
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图 7.3 元件库“analogLib”的例 “Input Noise”:当需要计算输入参考噪声时,用户需要通过“Input Port Source”指定 等效输入噪声源。一般来说,只有电压源(vsource),电流源(isource)或者是一个端 口(port)能够用来做等效输入噪声源。注意,这里是将电路噪声等效到某个输入源的 位置上,而输入源本身是无噪的。当然,用户也可以设置输入原本身是有噪的,比如说 一个端口(port),那么噪声分析将计算该信号源的噪声系数(F 或者 NF)。根据 IEEE 对噪声系数的定义,输入探针应当是没有额外噪声(no excess noise)并且它的等效噪 声温度是 16.85C(290K)。在这里,给出有关噪声的计算公式: IRN = sqrt(No2/G2) F = (No2-Nl2)/Ns2 这里,No = 总输出噪声 Ns = 输入信号源传递到输出端的噪声 Nl = 负载在输出端的噪声 IRN = 输入参考噪声 G = 电路增益 F = 噪声系统
2022-05-14 17:26:56 4.97MB cadence IC设计 教程
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读书笔记,参考硬件架构,总结IC设计中常用的设计技巧
2022-05-06 20:39:47 1.78MB IC设计 SOC设计 时钟复位
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图 2.10 脉冲信号“vpulse”的设定 表 2.4 “vpulse”的设定参数意义 参数 含义 实例 单位 Voltage 1 起始电压 500m V Voltage 2 脉冲电压 5 V Delay time 延迟时间 100μ s Rise time 上升时间 0 s Fall time 下降时间 0 s Pulse width 脉冲宽度 50μ s Period 周期时间 100μ s
2022-04-26 16:41:53 4.97MB cadence IC设计 教程
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模拟混合信号IC设计与仿真——两级全差分运算放大器的设计(详细的参数推导)
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Cadence IC设计实验手册,对熟悉Cadence软件十分有好处
2022-04-19 09:46:08 8.46MB Cadence
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ic设计IC设计,集成电路,集成电路设计,集成电路设计导论,Verilog。
2022-04-15 00:38:27 19.35MB Verilog 集成电路 IC设计 芯片
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西电版IC设计基础 ,pdf格式文件
2022-04-02 16:17:49 6.98MB IC设计基础
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VCS用户手册
2022-03-25 11:06:22 11.36MB IC设计
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