openssl 1.1.1k VS2017 X86 X64动态库静态库二进制版本,方便大家直接使用。共4份,只要5分,多了不是我的原因。
2022-05-24 10:00:44 10.93MB openssl
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该设备由硬件和软件两部分组成。硬件采用全封闭,无风扇铝合金结构,嵌入式X86架构主板。软件部分包括操作系统和测试软件。操作系统采用的是Win7,测试软件采用嵌入式系统测试平台集成开发环境(ETest Studio基础版)。
2022-05-23 18:00:48 10.1MB c语言 文档资料 开发语言
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静态路由器的综合小实验
2022-05-22 09:05:22 2.42MB 文档资料
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静态综合实验第一次.pdf
2022-05-22 09:03:34 321KB 文档资料 HCIA作业
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bootstrap模板,WEB后台管理系统静态页面,响应式布局,包含多种组件,html+css+js
2022-05-21 19:13:43 2.35MB bootstrap
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体系结构实验资料说明 1 实验材料-静态5级流水 MIPS CPU实现.docx 实验内容文档 2 体系结构实验课_V1.ppt 讲解PPT 3 报告模板.docx 报告封皮 4 Basys3实验指导手册-V1.0.pdf basys3 板卡资料 5 verilog示例代码rtl_code ppt讲解代码示例(流水线代码,单周期CPU代码) 6 pipelinecpu_prj_err 方案1题目建立的工程(工程示例,未调试通过。1,修改CPU设计代码 2,testbench验证 3.下载板卡验证) 6.2 pipelinecpu_code 方案1原始代码,未创建工程 7 minimipsb3 柴可版本的实验题目(方案2) 8 mips编译器 用于编译生成2进制文件 静态5级流水 MIPS CPU实现 1 实验目的 1. 掌握流水处理器设计原理。 2. 熟悉并运用verilog语言进行电路设计。 2 实验设备 1. 装有Xilinx Vivado的计算机一台。 2. Basys-3实验板一块。 3 实验任务 1) 设计一款静态5级流水简单MIPS CPU。 基于单周期MIPS处理器设计,修改完成5级流水的MIPS处理器,5级流水的时空图如图1所示。 2) 本次课程设计的设计框图。 5个部件都是同时运转,但对每条指令而言,依然是依次工作的,如图2所示。 3) 流水线处理器设计要求 本次实验内容暂不考虑前递技术,主要实现阻塞控制。 MIPS架构有延迟槽设定,处理器设计要支持延迟槽技术。 MIPS 架构中分支和跳转指令参与计算的PC 值均为延迟槽指令对应的PC(即分支跳转指令的PC+4),在本课程设计中尤其需要注意这一点。比如一条指令“beq,r0,r0,#2”在不考虑延迟槽的多周期CPU 中,其跳转的目标地址为beq 指令后面的第2条。而在考虑延迟槽的流水CPU 中,其跳转的目标地址为beq 指令后面的第3 条(即延迟槽指令后面的第2 条)。在编写测试程序时就需要注意分支跳转指令的偏移量。 4)指令系统 4 设计步骤 1) 分析掌握单周期MIPS处理的设计框图和设计代码。 2) 对单周期处理器进行流水线改造。 3) 通过IP核形式增加指令存储器和数据存储器。 4) 完成SOC顶层设计 顶层接口信号描述 5) 编写测试程序和testbench进行仿真测试。 6)(进阶设计内容)增加数码管单元,下载板卡调试。 哈工大威海体系结构实验报告包含代码
2022-05-21 16:52:06 48.13MB 静态5级流水 MIPSCPU 体系结构
 利用RC高通电路的思想,针对LDO提出了一种新的瞬态增强电路结构。该电路设计有效地加快了LDO的瞬态响应速度,而且瞬态增强电路工作的过程中,系统的功耗并没有增加。此LDO芯片设计采用SMIC公司的0.18 μm CMOS混合信号工艺。仿真结果表明:整个LDO是静态电流为3.2 μA;相位裕度保持在90.19°以上;在电源电压为1.8 V,输出电压为1.3 V的情况下,当负载电流在10 ns内由100 mA降到50 mA时,其建立时间由原来的和28 μs减少到8 μs;而在负载电流为100 mA的条件下,电源电压在10 ns内,由1.8 V跳变到2.3 V时,输出电压的建立时间由47 μs降低为15 μs。
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Cisco使用MSTP+VRRP+静态路由+子网划分+DHCP实验案例.docx
2022-05-21 09:04:14 436KB Cisco 静态路由 子网划分