广东工业大学数字逻辑课程设计，内有详细报告等

武汉科技大学数字逻辑实验，DSN文件设计图，包含：74148,74138,12进制电路，24进制电路，电子钟，7448显示0~9,7448显示0~99，数据分配器，74HC138做数据分配器，触发器，寄存器74194七位数据并转换，8个流水灯等

数字逻辑基础学习指导，pdf格式的，很清晰。

广东工业大学数字逻辑基于Libero的实验，全部代码亲自测试都正确，有截图。

数字逻辑基础 复旦大学，复旦本科用书，考研必用的，很好的额一本书

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设计一个运算器，可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。

设计一个数字抢答器系统，该系统适用竞赛等活动中，能准确的显示抢答内容和抢答结果。这个系统主要由译码器、锁存器和脉冲信号发生器部分组成。主持人[X]有一个清零按钮。清零后，显示器清零，抢答开始。三组参赛者分别为：1、2、3组。每组有一个抢答按钮。抢答时，第一时间抢答别符号被显示器L显示。若同时有两组或两组以上抢答，则所有的抢答信号无效，显示器L显示0字符。 在本设计中，第一抢答信号的鉴别和锁存功能由四D触发器FF1 74LS175、三3输入与非门G1、G2、四2输入与门G3和一个由555多谐振荡器构成的时钟脉冲信号源组合完成。当主持人命令开始抢答后，设第一组参赛者在第一时间按下了抢答器按钮［1］，FF1的Q1＝1，G2的3A＝0、3Y＝1，G1的3Y输出为0，G3的1Y输出为0，FF1的CLK＝0，FF1四D触发器74LS175的时钟脉冲信号CLK被封锁（上升沿有效），从而使其他后按抢答按钮的抢答信号无效。

完全版数字逻辑电路与系统设计课后答案（蒋立平版），不在是单号答案，仅供参考学习

北邮数字逻辑小学期实验交通灯 VHDL编写