本文主要由7 项内容介绍SPI并会在最后附上测试源码供参考:   1. SPI的通信协议   2. SPI通信初始化(以STM32为从机, LPC1114为主机介绍)   3. SPI的读写函数   4. SPI的中断配置   5. SPI的SMA操作   6. 测试源码   7. 易出现的问题及原因和解决方法       一、SPI的通信协议   SPI(Serial Peripheral Interface)是一种串行同步通讯协议,由一个主设备和一个或多个从设备组成,主设备启动一个与从设备的同步通讯,从而完成数据的交换。SPI 接口一般由4 根线组成, CS片选信号(有的单片机上也称为NSS),SCLK时钟信号线, MISO数据线(主机输入从机输出),MOSI数据线(主机输出从机输入) ,CS 决定了唯一的与主设备通信的从设备,如没有CS 信号,则只能存在一个从设备,主设备通过产生移位时钟信号来发起通讯。通讯时主机的数据由MISO输入,由MOSI输出,输入的数据在时钟的上升或下降沿被采样,输出数据在紧接着的下降或上升沿被发出(具体由SPI的时钟相位和极性的设置而决定) 。
2022-04-18 09:32:34 1.53MB SPIDMA通信
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PWM逆变器Matlab仿真解析 本次仿真实验是输入电压为110V直流电,而输出是有效值为220V的交流电。所以这里涉及到一个升压的问题,基于此有两种设计思路第一种是进行DC-DC升压变换再进行逆变,另一种是先进行逆变再进行升压。除此之外,要得到正弦交流电压还要考虑滤波等问题.
2022-04-17 19:15:30 842KB matlab仿真 控制 pwm
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选择固定开关频率电流控制策略,给出了三相电压型PWM整流器的双闭环结构,按此方法确定了电压、电流PI调解器的设计方法,同时给出了交流侧电感和直流侧电容的计算方法。在MATLAB/SIMULINK环境下建立其仿真模型,仿真结果表明,该方法使主电路参数的取值范围大大缩小,且保证了系统的动态和静态性能,为实际工程中确定主电路参数和系统设计提供了可靠依据,对三相PWM整流器系统设计有实际意义。
2022-04-17 16:28:14 290KB 自然科学 论文
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直接存储器访问(AXIDMA)内核是一个软XilinxIP内核,可与Xilinx Vivado DesignSuite一起使用。AXI DMA在内存和AXI4‑Stream目标外设之间提供高带宽直接内存访问。其可选的分散/收集功能还可以从中央处理器(CPU)卸载数据移动任务。
2022-04-17 13:07:00 5.61MB fpga开发 xilinx 中文文档
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基于NXP的SDK2.0接口,基于DS32的PE功能,实现了串口MDA的发送,以轮询方式完成发送,提高了串口效率。
2022-04-17 11:12:15 30KB S32K UART DMA
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该模型模拟了三级二极管钳位单相逆变器。 Power GUI 显示 FFT 分析。
2022-04-17 11:01:28 11KB matlab
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大功率多电平逆变器近年来在实际工业生产中得到越来越广泛的应用。多电平逆变器由于结构复杂,采用元器件较多,因此在设计和实验中,实现各个工作状态下运行参数的同步监测和分析较为困难。本文针对大功率三电平逆变器,实现开关动态特性的在线测试,在此基础上,进一步研究三电平逆变器在开关状态变化时理论与实际负载运行工件状态的实时监测, 发现在三电平逆变器非正常运行状态下开关转换时额外电应力,同时,深入研究在实际工况运行条件非正常状态下该额外电应力出现的机理和原因, 为三电平逆变器的故障诊断提供了参考, 对于设计高可靠性的多电平逆变器系统有一定的理论和现实意义。
2022-04-17 10:57:36 182KB 三电平 逆变器 控制算法
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STM32G474 系统时钟配置为170MHz,8路ADC转换结果通过DMA的方式直接缓存到数组中,ADC+DMA通过定时器的方式启动adc转换,从而可以控制adc的转换频率。已调试通过。
2022-04-17 09:48:08 12.84MB STM32G474 ADC+DMA+TIM2
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提出了一种基于FPGA的DMA方式高速数据采集系统设计方案。该方案由底层控制器提供精确采样时序,保证ADC器件的采样吞吐;采用支持PCI协议的DMA方式的数据采集机制,优化数据采集存储及向上位机交互方式,以确保采集数据的高实时性。该方案具有良好的移植性,可应用于采样速率高、数据采集量大、数据实时性要求高的数据采集系统。
2022-04-16 13:53:38 338KB FPGA
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针对数字图像处理过程中的大量数据传输需求,设计了基于FPGA的DMA数据传输系统。上位机基于WinDriver驱动开发工具开发了DMA传输控制程序,下位机基于Xilinx PCIe IP硬核设计了DMA控制逻辑,实现了上位机控制命令发送、数据组包、FPGA端数据读写以及数据乱序重排。经测试该系统DMA写数据速率可达793 MB/s,为理论峰值的79%;DMA读数据速率达752 MB/s,为理论峰值的75%,能高效地完成数据传输任务。
2022-04-16 13:47:21 1.66MB FPGA; DMA; 乱序重排; 数据传输
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