单总线CPU设计(现代时序)(HUST) 复制代码进去即可
2022-05-06 18:29:33 196KB 计算机
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基于FPGA设计的一个简单的CPU,有代码和框图。
2022-05-05 22:47:26 822KB CPU设计 FPGA
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单总线CPU设计(定长指令周期3级时序) MIPS指令译码器设计 定长指令周期---时序发生器FSM设计 定长指令周期---时序发生器输出函数设计
2022-05-05 20:30:25 523KB 单总线CPU设计(定长指令周期3
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计算机组成原理头歌平台上的,闯关都闯完了,不知道能不能运行,反正头歌都能过。
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SCAMP CPU 我想用TTL芯片制作CPU。 此存储库可能是Verilog源,KiCad文件,文本注释和软件的松散连接集合。 它称为“ SCAMP”,其含义类似于“简单计算和算术微编码处理器”。 计划 在Verilog中创建CPU,每个部分都有一个测试平台。 用仅使用74xx兼容原语(例如 )但仍通过测试平台的Verilog替换原始Verilog。 将74xx-Verilog转换为KiCad原理图。 建立CPU 当我弄清楚CPU实际如何工作时,步骤1到3可能会经历几次迭代,但是希望步骤4只会发生一次。 如果第4步需要进行的次数不止一次,则它将永远无法完成。 当前状态 我已经完成了Verilog的编写,并认为我已经决定了总体CPU架构(请参见下图)。 我对指令集感到非常满意,请参阅 (可从在线获得)-但指令集是使用微码实现的,因此更改相对便宜。 我在这里有一些博客文章:
2022-04-12 12:11:11 8.16MB G-code
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计算机组成头歌单总线CPU设计(定长指令周期3级时序)实验1-6关全部满分代码
2022-04-06 02:15:33 155KB 计算机组成
清华大学电子系微机原理课程设计题目。4人合作完成。\n包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。\nQuartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中断及跳转。时序仿真主频可达70MHz。\n采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2022-02-19 22:55:28 3.42MB RISC
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基于MIPS指令集的32位CPU设计与VHDL实现
2022-01-14 09:43:24 9.87MB 基于MIPS指令
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MIPSI指令集32位CPU 设计实例 MIPS指令格式介绍 所支持的指令 流水线结构 MIPS存储系统体系和管理 功能模块结构
2022-01-12 21:44:31 83KB MIPSI指令集32位CPU 设计实例
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