一位全加器版图 ledit 0.35微米工艺cmos集成电路 课程设计
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vhdl实现的8位全加器(循环/不循环)vhdl做的一个小玩意
2019-12-21 21:31:36 621KB vhdl
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FPGA入门代码:实现两个 8位二进制相加,其结果的范围应该在00000000到111111110之间,八位二进制数换算成三位十进制数最大为255,也就是说要输入两个000到255之间的数。
2019-12-21 21:30:34 528KB FPGA
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(1).通过实验初步了解EDA的基本概念; (2) 熟悉利用QuartusⅡ的原理图输入方法设计组合电路; (3)初步了解层次设计法,握层次化设计的方法,并通过一个1位全加器的设计把握利用EDA软件原理图输入方式的电子线路设计的详细流程。
2019-12-21 21:16:20 546KB 实验报告 一位全加器
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设计总体分为两部分,一部分为8位二进制数的输入和储存电路,另一部分则为8位二进制的计算和输出的电路。模块大致由加数的输入,加法运算和运算结果的显示组成,其中两个8位二进制的数据从存储器传向运算器时,它们之间的电路由时钟信号进行控制。
2019-12-21 20:47:10 386KB 八位全加器
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这里面有QuartusII的半加器、1位全加器、4位全加器、4位加减法器的工程文件、原理图、仿真图等,这是我大一的时候做的,能正常运行,如有错误,敬请谅解。
2019-12-21 18:56:04 1.33MB QuartusII
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