该资源包括利用FPGA实现可控分频器，实现将时钟频率分频为学号后四位， 资源包括verilog代码，modelsim仿真截图

用VHDL语言编的三分频源代码，里面包含仿真波形。软件平台Quartus II

摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码，需要对数据进行1:8/1:10 的串并转换； 在高速收发系统中，为在特定工艺下实现更高的传输速率，

基于VHDL的分频计数器设计，我自己编写的程序，已经通过仿真验证并且通过了，希望给大家有所帮助。

VHDL实现的偶数分频，带工程文件，仿真通过

想出了一个半整数分频的VHDL语言描述.其实很多问题只要你耐心，也是比较容易的 写出来与大家共享，共同讨论，半整数分频当然还有其他的方法 我认为这种看起来蛮简单的

非常好的三分频verilog代码，我已经验证并且成功，提供大家参考

本资源包含了divider_all和divider_all_tb两个.v文件，包含了奇偶分频（50%占空比）、任意占空比任意N分频、任意小数分频+N+0.5分频，相关原理性介绍详见本人博客——整数（奇偶）+分数分频器的verilog实现（大合集）

提出了一种通用的可编程双模分频器,电路主要由3部分组成9/8预分频器,8位可编程计数器和∑△调制器构成。通过打开或者关断∑△调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0. 18 μm 1.8 V电源CMOSI艺的SpectreVerilog仿真表明：它能在分频比56-2047范围内工作,最大工作频率大于2 GHz,消耗的电流小于4 mA,适合

2018级北京邮电大学电子院大二下数电实验第三题。里面包含了全部文件包括分析。这个其实不难。学弟学妹们可以下载下来学习。想直接交作业之前看看老师的要求有没有变。