仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~
MIPS指令译码器设计|定长指令周期---时序发生器FSM设计|定长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|定长指令周期---硬布线控制器设计|定长指令周期---单总线CPU设计
学习交流q2267261634
2022-06-27 14:04:51
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华中科技大学-计算机组成原理-educoder Logisim-计算机数据表示实验（HUST）
第1关：汉字国标码转区位码实验
第2关：汉字机内码获取实验
第3关：偶校验编码设计
第4关：偶校验解码电路设计
第5关：16位海明编码电路设计
第6关：16位海明解码电路设计
第7关：海明编码流水传输实验
第8关：16位CRC并行编解码电路设计
第9关：CRC编码流水传输实验
2022-06-26 22:48:39
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实验内容
现有如下 ROM 组件，4片4K*32位 ROM ，7片 16K*32位 ROM，请在 Logisim 平台构建 GB2312 汉字编码的16K*16点阵汉字字库，电路输入为汉字区号和位号，电路输出为8×32位（16K*16=256 位点阵信息），待完成的字库电路输入输出引脚见后图，具体参见工程文件中的 storage.circ 文件，图中左侧是输入引脚，分别对应汉字区位码的区号和位号，中间区域为8个32位的输出引脚，可一次性提供一个汉字的256位点阵显示信息，右侧是实际显示区域，用于观测汉字显示是否正常。待完成字库子电路封装已经完成，请勿修改以免影响后续自动测试功能。
2022-06-08 09:08:49
1.2MB
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第1关：汉字字库存储芯片扩展实验
第2关： MIPS寄存器文件设计
第3关：MIPS RAM设计
第4关：全相联cache设计
第5关：直接相联cache设计
第6关：4路组相连cache设计
第7关：2路组相连cache设计
2022-06-02 08:16:44
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以下十一关，自测100分通过——
1 8位可控加减法电路设计
2 CLA182四位先行进位电路设计
3 4位快速加法器设计
4 16位快速加法器设计
5 32位快速加法器设计
6 5位无符号阵列乘法器设计
7 6位有符号补码阵列乘法器
8 乘法流水线设计
9 原码一位乘法器设计
10 补码一位乘法器设计
11 MIPS运算器设计
2022-05-27 09:05:34
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