摘要：本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。 　　1.引言 　　数字频率计是通讯设备、计算机、电子产品等生产领域不可缺少的测量仪器。由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统

a 数字频率计VHDL程序

在 MagicSOPC 实验箱上实现8位十进制频率计的设计。被测信号从 CLOCK0（数字信号时钟源）输入，经过检测后测得的频率值用数码管 1~8显示

该文档详细介绍了数字频率计的设计要求，测量原理，系统地描述了系统方案以及硬件分析，随后分析了电路的工作原理。并对电路的软件设计部分也做了详细的阐述。适合本科生进行参考。

现代EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力.而VHDL语言有强大的行为描述能力和多层次的仿真模拟，程序结构规范，设计效率较高，利用VHDL语言和CPLD器件设计数字频率计，具有硬件电路简捷，体积小，设计灵活，性能稳定的优点。

基于EDA技术设计4位十进制数字频率计的系统方案基于EDA技术设计4位十进制数字频率计的系统方案

基于谐振式光纤陀螺差频检测的高精度频率计设计_陀螺.docx

硬件电路图，带有硬件调试，方便快捷，好用实惠

大四上唐续老师的EDA实验课，包括单片机、FPGA（Verilog和VHDL）、以及SOPC方式实现的三种方式频率计

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