Verilog代码
2021-03-31 12:06:20 1KB verilog
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8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路,已画好。alu自动测试是100分。
2021-03-30 11:37:57 710KB logisim 计算机组成原理 实验
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Coq用于浮点单元的通用环型加法器的可扩展验证
2021-03-28 17:08:01 548KB 研究论文
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eetop.cn_Verilog 实现一个16位超前进位加法器.对初学者是十分有帮助的
2021-03-28 13:51:47 2KB 超前进位
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基于简单的加法器设计的完整UVM验证平台,包含功能覆盖率和UVM各组件,适合UVM入门学习,代码在vcs环境下仿真使用。
2021-03-27 19:59:44 27KB uvm 加法器 vcs makefile
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通过python+pyqt5实现r如下功能: 1、可设置随机数范围; 2、加法运算; 3、语音播报题目; 4、语音播放计算结果是否正确; 5、统计正确、错误计算结果。
2021-03-27 18:33:00 2KB python pyqt5 tts
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Qt和Matlab混合编程实现加法计算,亲测可以使用,包含Debug文件。编译环境是QtMinGW32,VS2015b,Matlab2015b,希望可以帮助到你,谢谢
2021-03-25 20:41:31 1003KB Qt Matlab 混合编程
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计算器系统
2021-03-23 13:04:40 5KB java
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32位浮点加法器 verilog代码 无仿真 可用 很好用 欢迎使用
2021-03-19 12:23:57 3KB 32 verilog
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