在高信噪比处理域构造新的用于调制识别的高阶统计量幅值特征,与传统特征相比保留了更多的分类信息，适合干扰较大多种调制模式并存的环境。基于联合特征向量有效提高了识别性能，用窗口平滑抑制截获信号中的噪声，对识别器输入特征向量样本规范化以提高处理速度。分别基于欧氏距离分类方法和改进算法的神经网络识别器进行仿真实验，证明了采用联合特征向量和优化方法在低信噪比干扰更大的信道条件下能区分更多的调制类型(MASK、MPSK、MFSK、MQAM)，且平均调制识别率提高200%，算法效率也得到明显提高。

1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。 2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。 3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。 4.拓展题：任选一个设计下列十进制计数器：模24、模28、模29、模30、模31、模100。

1．3-8译码器的设计和实现。 2．4位并行进位加法器的设计和实现。 3．两输入4位多路选择器的设计和实现。 4．拓展：3输入多数表决器设计和实现。 实验要求如下： 1．采用Verilog语言设计，使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。

Verilog设计_时钟分频 时钟分频的设计，实现任意的奇数分频和偶数分频。 分频的本质是引入一个计数器，到特定的时候指示反转，从而达到分频的效果。 通过控制计数器的动作进而控制占空比，但是奇数分频想通过计数器直接分频出占空比50%的时钟是不可能的，必须要通过中间的临时波形，做一些逻辑 “与” “或” 的动作才能得到占空比50%的分频时钟。 方法有很多种，我的代码中统一使用异或，通过参数化控制可以改变分频系数。至于想改变占空比的话，只要根据需要去调整中间时钟和计数器的动作，然后进行相应逻辑运算即可，可以灵活处理。 通过控制参数，可以实现任意比例的分频时钟。

1．逻辑输入采用实验箱的K1-K11，逻辑输出接L1-L10。测试实验箱上的HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）的逻辑功能。 2．采用小规模逻辑器件设计一位数据比较器：设一位数据比较器的输入为A、B，比较A>B，A=B，A

2023-11-23 15:15:10 1.84MB 数字逻辑 Verilog

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