java实现的数字秒表 简单易用 自己做得与大家分享。

基于verilog的FPGA数字秒表设计实验QUARTUS工程源码+文档说明资料 module time_clock( clk, reset_n, hour_select_key, second_counter_key, second_countdown_key, pause_key, duan, wei ); input clk; //clk:50MHZ时钟输入； input reset_n; //复位信号输入，低电平有效； input hour_select_key; //12、24小时可以调节按键，当为‘1’时为24，‘0’时为12小时； input second_counter_key; //当该按键为‘1’时为秒表计时功能，‘0’时为正常功能； input second_countdown_key; //当该按键为‘1’时为倒计时功能，‘0’时为正常功能； input pause_key; //暂停功能按键，进行秒表计时和倒计时时可以通过该按键进行暂停，‘1’暂停，‘0’继续 output [7:0] duan; //duan:数码管段码； output [7:0] wei; //wei:数码管位码； reg [7:0] duan; //duan:数码管段码； reg [7:0] wei; //wei:数码管位码； reg [24:0] count; //1HZ时钟计数器 reg [13:0] count2; //扫描时钟计数器 reg clk_1hz; //1HZ时钟信号 reg [3:0] miao_ge; //秒个位数BCD码 reg [2:0] miao_shi; //秒十位BCD二进制码 reg [3:0] fen_ge; //分钟个位数 reg [2:0] fen_shi; //分钟十位数 reg [1:0] shi_ge; //时钟个位数 reg [1:0] shi_shi; //时钟十位数 reg [1:0] shi_select_ge; //时钟选择个位数，用于调节时制 reg [1:0] shi_select_shi; //时钟选择十位数，用于调节时制 reg clk_scan; //数码管扫描时钟 reg [2:0] select; //用于扫描时选择显示位码 //**************************************************************************************************** // 模块名称:秒时钟分频模块 // 功能描述: //*******************************************************************

在八个共阴数码管(两个四位共体数码管)上显示1 2 3 4 5 6 7 8。 在八个共阴数码管(两个四位共体数码管)上显示单片机内部ram中 50H、 51H、52H、和 53H的值。

为便于查找该路径中的文件名以中文命名，需改为纯英文即可调试仿真!

很简单的实现基本功能的数字秒表用用VHDL语言设计

1、能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能： ⑴按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后回“00”； ⑵按下“SB”键时，计分器迅速递增，并按59分钟循环，计满59分钟后回“00”，但不向“时”进位； ⑶按下“SC”键时，秒清零； ⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变（SA”、“SB”、“SC”按键是有抖动的，必须对其消除抖动处理）。 3、能利用扬声器做整点报时： ⑴当计时到达59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒鸣叫，鸣叫声频率可定为500Hz； ⑵到达59分60秒时为最后一声整点报时，整点报时频率可定为1KHz。

EDA技术应用广泛，如何利用EDA设计数字秒表等问题是初学者必然遇到的问题

基于VHDL的数字秒表设计,包含源代码，实验图，设计流图

本文包含基于FPGA使用VHDL语言设计秒表的源代码以及作品总结文档，是本人在全国大学生电子设计大赛前的实训时的作品。

数字电路课程设计 数字秒表 内含课设报告和封面 设计数字秒表，以实现暂停、清零、存储等功能。设计精度为0.01秒。