RISC-V作为一种开源精简指令集架构，自发布以来便得到了大量关注。设计了一种三级流水线的RISC-V处理器。其中，采用静态预测BTFN技术处理流水线执行中的分支情况，采用前向旁路传播技术解决数据冒险问题，同时，采用资源共享的办法，复用寄存器堆、加法器、选择器等模块，使设计面积得到一定的优化。在VCS和Verdi等EDA工具中，使用RV32I整数运算指令集对处理器进行了仿真测试，结果表明，所设计的处理器功能正确，达到预定目标。

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国外电子与电气工程技术丛书《Cortex-M处理器设计指南》

本书是一部有关超标量处理器设计的教科书，是卡内基-梅隆大学超标量处理器设计课程教材。本书的特点是：突出关键的概念和基本的原理，隐藏复杂的技术细节；论述深入迁出，易于理解。书中涵盖了指令集、流水线等处理器设计的基础概念和超标量的结构以及主要的技术途径，同时提供了超标量处理器的实例，并对当前的超标量处理器产品进行了全面的分析和总结。

由简单与非门等搭建单周期cpu 实验目的： 进一步理解数据通路、控制通路等基本概念 掌握处理器中控制器的基本设计方法 进一步理解单周期处理器以及多周期处理器的工作原理和设计思路 实验要求： 设计和实现一个单周期处理器（60%） 可执行至少7条MIPS指令，add、sub、ori、lw、sw、beq、j 编写测试程序的二进制代码，测试实现的电路 撰写实验报告，dead line：5.19 设计和实现一个多周期处理器（40%） Dead line：6.6 实验环境： PC + Logisim

基于Python的数控编程后置处理器设计.pdf

"1_TO_4 " contains the following sections. 1 VERILOG Examples This section contains the VERILOG examples of Chapter 11 of the book. It supports computer aided searching and own simulations. 2 Interpreter Model This is the complete VERILOG model of the RISC processor TOOBSIE on the behavior level. It serves as a reference for the instruction set. 3 Coarse Structure Model This is the complete VERILOG model of the RISC processor TOOBSIE on the register transfer level and below. 4 Operating System and Examples The operating system VOS supports more comfortable experiments with the Coarse Structure Model. For this purpose, there are also example application programs. This section, however, does not belong to the actual target of the book. "5VWELDOS.ZIP" and "6VWELSUN.ZIP" contain the VERILOG simulator VeriWell for the PC under MS-DOS and the SUN Sparc under UNIX, respectively, as well as our first hints "5_0READ.1ST" and "6_0READ.1ST", respectively, followed by the documentation of the supplier of VeriWell.

superscalar_risc_process_design

Processor Clock Generation, Distribution, and Clock SensorManagement Loops Phillip Restle, IBM

基于FPGA的64点FFT处理器设计 基于FPGA的64点FFT处理器设计