基于Quartus2的FIFO配置Verilog设计
2021-05-13 01:07:28 519KB FIFO配置
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编程实现页面置换算法,最少实现两种算法,比较算法的优劣,并将调试结果显示在计算机屏幕上,检测机算和笔算的一致性。 (1)采用页式分配存储方案,通过分别计算不同算法的命中率来比较算法的优劣,同时也考虑页面大小及内存实际容量对命中率的影响; (2)实现OPT 算法 (最优置换算法) 、LRU 算法 (Least Recently) 、 FIFO 算法 (First IN First Out)的模拟; (3)使用某种编程语言模拟页面置换算法。
2021-05-12 23:30:48 126KB 操作系统 OPT FIFO 分页存储管理
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系统采用单片机控制FIFO芯片,先由FIFO实时读取摄像头芯片的一幅完整图像信息,再由单片机以低速率从FIFO的相应寄存器读取该幅图像,读取的同时进行相应的图像处理,得出所需图像中点光源的像素距离后通过FIFO进行下一幅图像的采集。本方案通过样机实验,完全能满足要求,确保了一副图像的完整性。
2021-05-12 23:01:04 322KB FIFO芯片 单片机 图像采集系统 文章
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摘 要:首先介绍了多路数据采集系统的总体设计、FIFO芯片IDT7202。然后分别分析了FIFO与CPLD、AD接口的设计方法。由16位模数转换芯片AD976完成模拟量至位数字量的转换,由ATERA公司的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用FIFO器件作为高速A/D与DSP处理器间的数据缓冲,有效地提高了处理器的工作效率。   随着数字信号处理芯片DSP技术的发展,信号处理的速度越来越快,容量越来越大,为了配合不同时钟域之间的数据传输,必须使用FIFO来达到数据匹配的目的,从而提高系统性能。   1 系统的总体设计   系统
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fifo_read.c 文件配合着fifo_write.c 文件,具体看博客
2021-05-12 22:43:24 975B 有名管道
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首先介绍了多路数据采集系统的总体设计、FIFO芯片IDT7202。然后分别分析了FIFO与CPLD、AD接口的设计方法。由16位模数转换芯片AD976完成模拟量至位数字量的转换,由ATERA公司的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用FIFO器件作为高速A/D与DSP处理器间的数据缓冲,有效地提高了处理器的工作效率。
2021-05-12 22:37:45 158KB 多路 数据采集 FIFO 文章
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FPGA同步FIFO代码 测试文件 仿真结果 verilog代码 FPGA信号延迟 信号输出对齐
2021-05-08 16:45:44 63KB FPGA同步FIFO verilog
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VHDL实现UART,比较完善了。带FIFO的,接收和发送都有。有根据自己理解写的注释。
2021-05-07 16:42:22 719KB VHDL UART
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TI2812DSP的SCI串口FIFO中断方式例程,有详细的注释,方便大家调试DSP使用
2021-05-07 16:10:22 295KB 2812;SCI;FIFO
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关于FIFO FPGA的很多心得经验及原理接口等
2021-05-06 21:25:40 3.64MB FIFO FPGA 原理 经验
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