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i2c_master verilog代码+testbench

修改了原code中不合理的地方：1、不符合I2C标准的端口处理方式 2、增加io_pad接口模块 3、testbench中增加I2C协议上拉电路 4、修改了原设计中sda信号输出方式不完善的地方 5、修改了远设计中SDA,SCL初始状态

2019-12-21 18:54:18 2KB verilog i2c master testbench

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电梯的verilog代码

电梯程序的verilog实现经过quartus验证通过

2019-12-21 18:52:44 334KB verilog 代码电梯

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基于FPGA的fir滤波器程序verilog代码

基于FPGA的fir滤波器程序，verilog代码

2019-12-21 18:49:58 2.56MB fir滤波器

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基于fpga的4ppm编码调制verilog代码

基于fpga的4ppm编码调制verilog代码简单易懂

2019-12-21 18:48:02 697B ppm 编码调制 fpga

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中值滤波verilog代码

verilog编写的中值滤波

2008-08-21 00:00:00 1.69MB 中值滤波 verilog

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