部分内容介绍:1-1 全国行政区划(2017年底).xls 1-2 国民经济和社会发展总量与速度指标.xls 1-3 国民经济和社会发展结构指标.xls 1-4 国民经济和社会发展比例和效益指标.xls 1-5 按主要行业分法人单位数.xls 1-6 分地区按三次产业和机构类型分法人单位数(2017年).xls 1-7 按地区和控股情况分企业法人单位数(2017年).xls 1-8 按地区和登记注册类型分企业法人单位数(2017年).xls 2-1 人口数及构成.xls 2-2 人口出生率、死亡率和自然增长率.xls 2-3 流动人口数.xls 2-4 平均预期寿命.xls 2-5 人口年龄结构和抚养比.xls 2-6 分地区年末人口数.xls 2-7 分地区年末城镇人口比重.xls 2-8 分地区人口的城乡构成和出生率、死亡率、自然增长率(2017年).xls 2-9 按年龄和性别分人口数(2017年).xls 2-10 分地区户数、人口数、性别比和户规模(2017年).xls 2-11 分地区分性别、户口登记状况的人口(2017年).xls 2-12 分地区人口年龄构成和抚养比(2017年).xls 2-13 分地区按性别和婚姻状况分的人口(2017年).xls 2-14 分地区按性别、受教育程度分的6岁及以上人口(2017年).xls 2-15 分地区按性别分的15岁及以上文盲人口(2017年).xls 2-16 分地区按家庭户规模分的户数(2017年).xls 3-1 国内生产总值.xls 3-2 国内生产总值构成.xls 3-3 不变价国内生产总值.xls 3-4 国内生产总值指数.xls
2019-12-21 20:55:44 5.13MB ssss
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java + access数据库编程,SQL语句查询,成绩管理系统,学生端和教师端,压缩包包含程序、文档、数据库,所有文件均为个人原创,创作不易,可能有不足的地方,欢迎下载交流!
2019-12-21 20:50:26 1.89MB java access 成绩管理系统 课程设计
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java医院挂号软件,不是Javaweb。自己写的,可以亲测可用,可以用来当老师布置的项目作业。
2019-12-21 20:48:40 1.11MB 医院挂号 软件 Java医院挂号
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Node.js入门到企业Web开发中的应用 某课实战 无密码 不是压缩包
2019-12-21 20:43:07 71B 199大洋 node 完整无加密版
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IDA SIG 批量生成签名工具 c++ 不是bat IDA SIG 批量生成签名工具 c++ 不是bat
2019-12-21 20:39:59 569KB IDA  SIG
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Dnf易语言游戏源码(注意:是游戏的源代码不是G),用易语言的D2D引擎实现的。
2019-12-21 20:29:44 4.86MB Dnf 易语言
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内部软件,这款软件需要在PE系统下运行,是各种**检查的有效工具,亲测完全可用,不用低格硬盘,不用擦除空间,不用重装系统,固态盘系统待测试
2019-12-21 20:24:11 120.79MB 上网记录 USB痕迹 硬盘信息 彻底清除
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计算几何 算法与应用 第三版(中文版和英文版,绝不是扫描的) PDF
2019-12-21 20:23:54 6.29MB 计算几何 算法与应用
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从算法设计到硬线逻辑的实现 复杂数字逻辑系统的VerilogHDL设计技术和方法 夏宇闻 编著 --------------------------------------- 内容简介 ------------------------------- 本书从算法和计算的基本概念出发,讲述把复杂算法逐步分解成简单的操作步骤,最后由硬 线逻辑电路系统来实现该算法的技术和方法。这种硬线逻辑电路系统就是广泛应用于各种现 代通讯电子设备与计算机系统中的专用集成电路(ASIC)或 FPGA。本书着重介绍进入九十 年代后才开始在美国等先进的工业国家逐步推广的用硬件描述语言(Verilog HDL) 建模、 仿真和综合的设计方法和技术。本书可作为电子或计算机类大学本科高年极和研究生的教 材,也可供在数字系统设计领域工作的工程师参考或作为自学教材。 目录--------------------------------- 目录 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 引言 1.1 数字信号处理 1. 2计算(Computing) 1.3 算法和数据结构 1.4 编程语言和程序 1.5 系统结构和硬线逻辑 1.6 设计方法学 1.7 专用硬线逻辑与微处理器的比较 1.8 C语言与硬件描述语言在算法运算电路设计的关系和作用 思考题 第二章 Verilog HDL设计方法概述 引言 2.1.硬件描述语言HDL 2.2.Verilog HDL的历史 2.2.1.什么是Verilog HDL 2.2.2.Verilog HDL的产生及发展 2.3.Verilog HDL和VHDL的比较 2.4.Verilog HDL目前的应用情况和适用的设计 2.5.采用Verilog HDL设计复杂数字电路的优点 2.5.1传统设计方法 2.5.2.Verilog HDL设计法与传统的电路原理图输入法的比较 2.5.3.Verilog HDL的标准化 2.5.4.软核、固核和硬核的概念以及它们的重用 2.6.Verilog HDL的设计流程简介 2.6.1.Top-Down设计的基本概念 2.6.2.层次管理的基本概念 2.6.3.具体模块的设计编译和仿真的过程 2.6.4.对应具体工艺器件的优化、映象、和布局布线 2.7.小结 2.8.思考题 第三章 Verilog HDL的基本语法 引言 3.1.简单的Verilog HDL模块 3.1.1.简单的Verilog HDL程序介绍 3.1.2.模块的结构 3.1.3.模块的端口定义 3.1.4.模块内容 3.2.数据类型及其常量、变量 3.2.1.常量 3.2.1.1.数字 3.2.2.变量 3.2.2.1. wire型 3.2.2.2. reg型 3.2.2.3.memory型 3.3. 运算符及表达式 3.3.1.基本的算术运算符 3.3.2.位运算符 3.3.3 逻辑运算符 3.3.4.关系运算符 3.3.5.等式运算符 3.3.6.移位运算符 3.3.7.位拼接运算符 3.3.8.缩减运算符 3.3.9.优先级别 3.3.10.关键词 3.4赋值语句和块语句 3.4.1赋值语句 3.4.2 块语句 3.4.2.1 顺序块 3.4.2.2.并行块 3.4.2.3.块名 3.4.2.4.起始时间和结束时间 3.5.条件语句 3.5.1.if_else语句 3.5.2.case语句 3.5.3.由于使用条件语句不当而偶然生成锁存器 3.6.循环语句 3.6.1.forever语句 3.6.2.repeat语句 3.6.3.while语句 3.6.4.for语句 3.7.结构说明语句 3.7.1.initial语句 3.7.2.always语句 3.7.3.task和function说明语句 3.7.3.1.task和function说明语句的不同点 3.7.3.2.task说明语句 3.7.3.3.function说明语句 3.8.系统函数和任务 3.8.1.$display和$write任务 3.8.2.系统任务$monitor 3.8.3.时间度量系统函数$time 3.8.4.系统任务$finish 3.8.5.系统任务$stop 3.8.6.系统任务$readmemb和$readmemh 3.8.7.系统任务 $random 3.9.编译预处理 3.9.1.宏定义 `define 3.9.2.文件包含处理`include 3.9.3.时间尺度 `timescale 3.10.小
2019-12-21 20:21:55 7.64MB 算法 Verilog FPGA
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