体系结构实验资料说明 1 实验材料-静态5级流水 MIPS CPU实现.docx 实验内容文档 2 体系结构实验课_V1.ppt 讲解PPT 3 报告模板.docx 报告封皮 4 Basys3实验指导手册-V1.0.pdf basys3 板卡资料 5 verilog示例代码rtl_code ppt讲解代码示例（流水线代码，单周期CPU代码） 6 pipelinecpu_prj_err 方案1题目建立的工程（工程示例，未调试通过。1，修改CPU设计代码 2,testbench验证 3.下载板卡验证） 6.2 pipelinecpu_code 方案1原始代码，未创建工程 7 minimipsb3 柴可版本的实验题目（方案2） 8 mips编译器 用于编译生成2进制文件 静态5级流水 MIPS CPU实现 1 实验目的 1. 掌握流水处理器设计原理。 2. 熟悉并运用verilog语言进行电路设计。 2 实验设备 1. 装有Xilinx Vivado的计算机一台。 2. Basys-3实验板一块。 3 实验任务 1） 设计一款静态5级流水简单MIPS CPU。 基于单周期MIPS处理器设计，修改完成5级流水的MIPS处理器，5级流水的时空图如图1所示。 2） 本次课程设计的设计框图。 5个部件都是同时运转，但对每条指令而言，依然是依次工作的，如图2所示。 3） 流水线处理器设计要求 本次实验内容暂不考虑前递技术，主要实现阻塞控制。 MIPS架构有延迟槽设定，处理器设计要支持延迟槽技术。 MIPS 架构中分支和跳转指令参与计算的PC 值均为延迟槽指令对应的PC(即分支跳转指令的PC+4),在本课程设计中尤其需要注意这一点。比如一条指令“beq,r0,r0,#2”在不考虑延迟槽的多周期CPU 中，其跳转的目标地址为beq 指令后面的第2条。而在考虑延迟槽的流水CPU 中，其跳转的目标地址为beq 指令后面的第3 条（即延迟槽指令后面的第2 条）。在编写测试程序时就需要注意分支跳转指令的偏移量。 4）指令系统 4 设计步骤 1） 分析掌握单周期MIPS处理的设计框图和设计代码。 2） 对单周期处理器进行流水线改造。 3） 通过IP核形式增加指令存储器和数据存储器。 4） 完成SOC顶层设计 顶层接口信号描述 5） 编写测试程序和testbench进行仿真测试。 6）（进阶设计内容）增加数码管单元，下载板卡调试。 哈工大威海体系结构实验报告包含代码

图2．1 SysML元模型体系结构 Figure 2．1 SysML Model Architecture 元．元模型层具有最高抽象层次，是定义元模型描述语言的模型，为定义元模型的元素和 各种机制提供最基本的概念和机制。 元模型是元．元模型的实例，定义模型描述语言的模型。元模型提供了表达系统的各种包、 模型元素的定义类型、标记值和约束等。 模型是元模型的实例，定义特定领域描述语言的模型。I由SysML模型组成，这一级的每 个概念都是元模型层的概念的实例，这一抽象层是用来形式化概念，并根据给定个体定义表 达沟通的语言。 用户对象是模型的实例。任何复杂系统在用户看来都是相互通信的具体对象，目的是实 现复杂系统的功能和性能。 2．2．2语言组织结构(包结构) SysML语言重用和扩展了UML的很多包(如图2．2所示)⋯1，使用的扩展机制包括模型元素 的定义类型(stereotype)、元类(metaclass)和模型库(model library)。SysMLI拥P模型是通过实 例化模型元素的定义类型stereotype和元类metaclass以构造模型库中类的子类来创建的。 6

对每章节的知识点都进行了总结，方便查看 第二章 ：寄存器 第三章： 寄存器（访问存储器） 第四章：第一个程序 第五章：[bx]和loop指令 第六章 ：包含多个段的程序 第7章： 更灵活的定位内存地址的方法 第八章 ：数据处理两个问题 第九章 ：转移指令 第10章 ：call和ret指令 第十一章 ：标志寄存器 第十二章： 内中断 第十三章：略 第十四章： 端口 第16章第17章 这两章内容很简单，看书。

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