【基本要求】 输入m项的系数和指数，建立表示一元多项式的有序链表的P 一元多项式求和，返回正确的多项式值 一元多项式求差 一元多项式求积 显示正确的多项式值 【测试数据】 对下列数据 2 1，3 3，0 0 1 1，4 4，0 0 求和3 1，3 3，4 4 求差1 1，3 3，-4 4 求积2 2，8 5，3 4，12 12

编译原理的实验大多数情况会用到的实验代码。

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5.企业发放的奖金根据利润提成 6.输入某年某月某日，判断这一天是这一年的第几天 7.输入一个字符，请判断是字母、数字还是特殊字符 8.身高预测:

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四次实验的代码及实验报告（每个实验报告20页左右，保证高质量） 四次作业（md文件和pdf文件均有，高质量且额外完成了其他部分课后题） 一次随堂测验（按照给定答案修改） 建议要配合我的【编译原理】专栏认真复习。

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实验1使用网络协议分析仪Wireshark分析数据链路层帧结构.docx 实验2使用网络模拟器packetTracer和交换机的基本配置与管理.docx 实验3交换机划分Vlan配置.docx 实验4路由器的基本配置.docx 实验5网络常用命令.docx 实验6路由器RIP动态路由配置.docx 实验7-1分析IP报文结构.docx 实验7-2分析TCP特性.docx 实验8基于SOCKET的网络编程.docx

实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： 全加器的设计: 全加器原理图如下：…………………………………………………………………………………………………………………………………………………………