利用VHDL语言编写，具有手动校时，12/24小时切换，音乐闹钟，流水彩灯，还有整点报时，几点整蜂鸣器就鸣叫几声。
2021-04-29 13:42:20
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这是我自己写的课程设计报告 里面有各个模块的仿真。比如 秒 分 时，还有分频，整点报时。数字钟的功能也很全 可调节时间 总之 也是自己辛苦的结果
2021-04-25 19:11:04
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74LS48数字钟74LS160数字钟74ls163数字钟74ls390等5个数字钟Multisim仿真实例
2021-04-25 14:06:28
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本人设计一个数字时钟，主要用来实现00～59的秒、分六十进制计数器， 00～23的小时二十四进制计数器，整点报时，置数，清零以及数码管显示等功能。
本人设计一个运算单元，主要用来实现三人多数表决，当三个人中通过的人数比不通过的人数多时，则通过，反之，你不通过。
本人设计一个状态机，主要用来检测所输入的序列中是否有“101”序列，设置不同的状态，输入不同的信号，从而得出次态和输出。
2021-04-23 16:36:57
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