搜索【fpga时钟】的结果

4-Verilog HDL复位激励设计.7z

利用Verilog HDL编写复位激励，Vivado仿真工程，可直接应用于实际开发中。

2021-03-03 09:02:59 87KB FPGA时钟激励设计 Vivado仿真工程 VerilogHDL

1-FPGA时钟设计(源代码).7z

利用时钟IP核设计用户时钟，vivado仿真工程，可直接应用于实际开发中。

2021-02-26 09:02:23 263KB FPGA时钟设计 Vivado仿真

基于FPGA的数字钟

基于FPGA的电子时钟设计，具有调时、整点报时等功能。用简单的计数和进位的功能实现、用6位数码管显示。

2019-12-21 20:56:20 287KB FPGA 时钟 Verilo

1

FPGA之时钟相位的理解

有关FPGA的设计项目中经常需要用到多个时钟，有些辅助器件的控制时钟和驱动时钟具有不同的相时钟相位，因此本文对时钟的相位作了仿真及图示说明

2019-12-21 20:04:17 31KB FPGA 时钟相位

1