labview高级程序设计实例（杨乐平） 希望可以帮助大家！！！

精巧机构设计实例清晰版 设计者和发明者精巧机构

verilog hdl应用程序设计实例精讲;

几个简单实例的设计，包括三人抢答器、八位彩灯、M序列发生器、60、24、十二归一等电路设计。

Verilog HDL 语言的一些开发实例，包括一些小的模块的测试模块，对于Verilog入门很有帮助。

个人在学习Verilog入门的时候 用的是夏奶奶的书 可遗憾的是直到读完了还是对可综合代码与不可综合代码理解不深 而当读完这本书觉得完全避免了这个困扰 所以强烈推荐刚学习Verilog和想学习Verilog的同学采用这本书作为参考 它让学习的时候更加贴近工程设计 是个不错的选择

正交试验设计作业1 为了提高某产品的合格率，经分析考虑了温度A，时间（B），用碱量（C）三个因素，再考虑三个水平，采用L934正交表的前三列进行正交试验，合格率为31,54,38,53,49,42,57,62,64； 1)用直观分析法和极差分析法分析试验结果，确定最适应的因素水平组合；2)对实验结果进行方差分析后，确定各因素的显著性次序及适宜水平组合；3)计算各因素的贡献率。 因素 水平 A温度（℃） B时间 (m) C用碱量（%） 1 2 3 80 85 90 90 120 150 5 6 7

本节通过一个 5.5GHz 低噪声放大器来讨论利用 Cadence IC 来进行低噪声放 大器原理图设计、仿真参数设置、版图绘制等基本方法和流程。 低噪声放大器的设计指标如下：  频率： 5.5GHz  增益： >15dB  噪声系数： <1.5dB  电压： 1.2V 本例选用 65nm CMOS 工艺来设计。

设计一个数字系统，使其：（ 设计一个数字系统，使其：（1 ）按1Hz 的频率从0 开始加 开始加1 计数，当计到99时，再来一个时钟信号则产 时，再来一个时钟信号则产 生 进位 信号，并清零，然后又从 清零，然后又从0 开始加1 计数 ； ； （ （2） ）具有异步清零功能；（ 具有异步清零功能；（3）两位计数结果用两 ）两位计数结果用两 个 数码管显示，进位信号用一个 显示，进位信号用一个LED 显示。  实验板采用 实验板采用Altera 公司的EP1C20开发板 开发板 ，系统时钟 为 为50MHz ， FPGA 器件为EP1C20F400C7

Verilog HDL程序设计实例详解书籍的配套光盘