1正常的计时功能（采用试验箱上的1HZ信号源计时，能完成时分秒的正常计时含数码管显示时、分、秒）
2 计时调整（实现时分位上的手动调整）
3 整点报时（整点到前5秒开始报时，每秒一次，五次后停止）
4 闹钟（设定指定时刻闹钟提醒前5秒开始报时，每秒一次，五次后停止）
2021-05-15 20:52:34
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在FPGA开发环境下,以QuartusII软件为系统设计平台,采用Verilog HDL语言,运用自上而下的模块化编程思想和实现方案对多功能数字钟各功能模块进行设计.在原理图文件中添加各功能模块元件符号,然后通过连线组合各底层模块来实现顶层模块设计,最后进行编译和仿真,验证设计的正确性.系统整体设计具有灵活性强、外围电路少、计时精度高、可靠性强等优点.最终在FPGA芯片EP2C8Q208C8上完成下载,验证系统的正确性和实用性.
2021-05-07 13:03:15
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南京工程学院 数电课设 多功能数字钟设计 电路图 实验所有文件打包 优秀成绩.包括做实验的所有文件打包给大家啦，MAX+plus II设计电路图，gdf文件，mod文件，报告书，一切齐全啦，当时被评为优秀成绩的，特别推荐给大家，电路绝对优秀，直接上机操作，导入电路图即可验证演示。
2019-12-21 19:32:01
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