提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构，可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现，相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时，对可编程分频器中的检测和置数逻辑做了改进，提高分频器的工作频率及稳定性。最后，采用TSMC的0．13／μmCMOS工艺，利用CadenceSpectre工具进行仿真，在4．5GHz频率下，该分频器可实现200～515的分频比，整个功耗不超过19mW，版图面积为106μm×187μm。

支持任意正整数分频，该算法为平均分频，奇偶分频占空比均为50%

基于FPGA的任意小数分频器的设计.pdf

数字逻辑课程实验，logisim支持的circ文件，包含模6至模41分频器（用于秒表制作），将logisim软件产生的频率划分为合适的大小，以保证计数器做的秒表能按照精确的时间计时。

微机原理与接口课程设计中要做的课题有分频器 汉字显示器 计时时钟 数字温度计 随机抽奖器 远程监控系统的报告和源码。

VHDL分频器设计，多种方式 挺好的 值得一看

该资源包括利用FPGA实现可控分频器，实现将时钟频率分频为学号后四位， 资源包括verilog代码，modelsim仿真截图

本资源包含了divider_all和divider_all_tb两个.v文件，包含了奇偶分频（50%占空比）、任意占空比任意N分频、任意小数分频+N+0.5分频，相关原理性介绍详见本人博客——整数（奇偶）+分数分频器的verilog实现（大合集）

提出了一种通用的可编程双模分频器,电路主要由3部分组成9/8预分频器,8位可编程计数器和∑△调制器构成。通过打开或者关断∑△调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0. 18 μm 1.8 V电源CMOSI艺的SpectreVerilog仿真表明：它能在分频比56-2047范围内工作,最大工作频率大于2 GHz,消耗的电流小于4 mA,适合

2018级北京邮电大学电子院大二下数电实验第三题。里面包含了全部文件包括分析。这个其实不难。学弟学妹们可以下载下来学习。想直接交作业之前看看老师的要求有没有变。