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七段数码管显示控制程序设计.doc

2022-05-31 17:05:01 1.84MB 文档资料

mfc+vc+七段数码管+时间显示

mfc vc++6.0 七段数码管时间显示

2022-05-23 20:36:04 22KB vc 数码管 时间显示

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基于EDA实现七段数码显示译码器设计

为了能以十进制数码直观地显示数字系统的运行数据，符显示器有七段可发光的线段拼合而成。常见的七段字符显示器有半导体数码管和液晶显示器两种。

2022-05-19 22:12:49 486KB 七段数码显示

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模拟七段数码管的时间显示 v1.1版本

上一个的第二版本也没学过vc，自己瞎搞的，多拍砖涉及到根据日期计算星期几，更改显示模式

2022-05-17 15:18:03 3.38MB mfc vc 七段数码管 时间显示

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VC 实现七段数码管显示（时钟特效）.rar

VC 实现七段数码管显示（时钟特效），不使用任何图像资料实现的LED数码电子钟，打开后自动跟随系统时间显示，编译环境：VC 6.0，打开后直接编译就可以。

2022-05-06 20:59:52 23KB VC 源码-图形处理

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VC写的七段数码管控件可以更改颜色

VC++编写的一个七段数码管控件，可以生成OCX文件，并可以对其中的颜色及形状进行更改，转载过来的，分享一下

2022-05-05 15:03:49 24KB VC 数码管

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verilog七段数码管

verilog 写的七段数码管的显示老师布置的作业，写了好几天！刚开始学verilog

2022-04-28 22:00:26 611B verilog

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用ISE综合的七段数码管的显示工程

在Xilinx的FPGA上用单口ROM存储八位数据然后在共阳极七段数码管上显示存储的数据的例子。开发环境是ISE，语言是verilog HDL

2022-03-24 12:54:56 277KB 七段数码管 ISE综合仿真 单口ROM XIlinx

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七段数码管显示电路

本代码为VHDL语言实现的七段数码管的动态显示电路，其中通过时钟计数并选择数据的输出位置（在8个数码管上）

2022-02-26 17:26:08 409KB 七段数码管 VHDL

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七段数码管测试数据集合，LENET训练好的模型

这是用于识别七段数码管的数据集合和训练好的模型。

2022-01-10 16:10:59 386.59MB LENET 七段数码管

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