想学基于FPGA的数字图像处理的朋友们,这本书你值得拥有。
2021-12-06 15:37:06 16.35MB system generator
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电子侦察数字接收机主要用来截获雷达信号并转换为数字脉冲描述字(PDw),雷达信号的复杂化和密集化对接收机提出了越来越高的要求。软件无线电(Software radio,SR)的迅速发展,为设计数字接收机提供了一种新思路,软件化电子侦察接收机也成为电子侦察领域研究的重点之一.   本文研究的基于多相滤波的宽带数字接收机充分结合了模拟信道化接收机和数字信号处理技术的优点,是电子侦察接收机的发展方向,课题主要解决电子使察中的两个问题.   1、如何使接收机具有较大的系统带宽 2、如何处理同时到达的多个信号。
2021-12-06 11:36:38 7.58MB 接收机多相滤波
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SATA协议分析及其FPGA的实现
2021-12-05 20:50:37 18.02MB sata 协议分析 fpga 实现
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基于VHDL设计用PGA实现一款简易电子密码锁QUARTUS工程源码+文档说明 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity time_counter is port( clk:in std_logic; --50M时钟输入 reset_n:in std_logic; --复位信号输入 password1_in:in std_logic_vector(3 downto 0); -- password2_in:in std_logic_vector(3 downto 0); -- password3_in:in std_logic_vector(3 downto 0); -- password4_in:in std_logic_vector(3 downto 0); -- ok_signal_counter_in:in std_logic_vector(2 downto 0); seg_duan:out std_logic_vector(7 downto 0); --数码管段信号输出 seg_wei:out std_logic_vector(7 downto 0) --数码管位信号输出 ); end time_counter; architecture time_counter_behave of time_counter is signal clk_1hz: std_logic; signal count: std_logic_vector(24 downto 0); signal clk_scan: std_logic; signal seg_select: std_logic_vector(2 downto 0); signal scan_count: std_logic_vector(13 downto 0); begin -- //**************************************************************************************************** -- // 模块名称:50M时钟分频至1HZ模块 -- // 功能描述: -- //**************************************************************************************************** process(clk,reset_n) begin if(reset_n = '0')then clk_1hz <= '0'; count <= "0000000000000000000000000"; elsif(clk'event and clk = '1')then--上升沿触发 if(count = "1011111010111100001000000")then-- count <= "0000000000000000000000000"; clk_1hz <= not clk_1hz; else count <= count + '1'; end if; end if; end process; -- //**************************************************************************************************** -- // 模块名称:数码管扫描时钟产生模块 -- // 功能描述: -- //************************************************************************************
摘要:本文详细介绍了OPB总线仲裁器的信号和仲裁机理。在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilog HDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和综合结果,两种算法都通过了RTL和网表之间的形式验证。   0 引言   随着 SOC 设计技术的发展,为了使IP 核集成更快速、更方便,缩短进入市场的时间, 迫切需要一种标准的互联方案。CoreConnect 正是在这一背景下为SOC 设计的总线架构。按 照数据访问速度它可分为三层总线,分别是处理器内部总线PLB(Processor Local Bu
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二维离散小波变换的FPGA实现 里面对二维小波变换fpga实现做了具体实现的思路,步骤,还有部分verilog代码,对该文章的研读完全可以帮助你完成小波变换的fpga实现
2021-12-01 15:00:58 2.82MB 二维 小波 变换
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本代码克直接用于工程项目,可以实现各种信号,包括视频信号的传输
2021-11-30 11:14:55 141KB FPGA
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此示例模型展示了如何使用 Simulink 原始模块创建模型。 在 FPGA 上使用 CORDIC 算法实现三角计算。此示例模型演示了如何使用 Simulink 基本模块创建模型。
2021-11-30 09:28:42 326KB matlab
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FPGA实现DDS(正弦波、三角波),经过实际使用,100%可用;
2021-11-29 17:19:30 1.97MB DDS
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针对正弦余弦计算的CORDIC算法优化及其FPGA实现
2021-11-29 14:17:10 8.83MB CORDIC FPGA
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