IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。

PLL 锁相环基本原理，ADI官方MT-086锁相环(PLL)基本原理，中文版，写的非常详细，有利于理解相关理论。

使用CP-PLL可测试性设计的故障检测方法

DDS-PLL组合跳频频率合成器

基于PLL信号发生器的设计论文资料

PLL电路的研究及在信号产生中的应用论文资料

Vivado PLL IP设计,Vivado仿真工程

PLL_ADF4360-2之C语言驱动代码

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提高锁相环(phase—locked loop，PLL)的动态性能和锁相精确度，提出一种基于dq变换 的改进锁相环，其通过平均值环节而不是延时信号消除(delayed signal cancellation，DSC)或低通滤 波器(10w pass filter，LPF)预先将负序与谐波分离出去，大幅缩短了暂态响应时间，同时亦消除了 系统电压不平衡或畸变对锁相精确度的影响。详述了该PLL的工作原理；给出了关于负序与谐波 分离方法的讨论；推导了控制环的线性化模型及其PI参数的整定方法。仿真与实验结果表明，由 于采用平均值环节和不存在传统软件锁相环(soft ware phase—locked loop，SPLL)具有的耦合关系， 该PLL可快速而准确地锁定系统电压中正序基波分量的相位，具有高动态性能和锁相精确度，适 用于动态电压恢复器(dynamic voltage restorer，DVR)或统一电能质量控制器(unified power quality controller，UPQC)等对电压变化敏感的柔性交流输电系统(f