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65-rgmii发送接口设计.7z

rgmii发送接口设计,Vivado仿真工程

2021-04-02 09:10:47 133KB Vivado VerilogHDL FPGA rgmii发送

66-rgmii接收接口设计.7z

rgmii接收接口设计,Vivado仿真工程

2021-04-02 09:10:46 125KB Vivado VerilogHDL FPGA rgmii接收

67-spi发送接口设计.7z

spi发送接口设计,Vivado仿真工程

2021-04-02 09:10:46 98KB Vivado VerilogHDL FPGA spi发送

68-spi接收接口设计.7z

spi接收接口设计,Vivado仿真工程

2021-04-02 09:10:45 95KB Vivado VerilogHDL FPGA spi接收接口

69-uart发送接口设计.7z

uart发送接口设计,Vivado仿真工程

2021-04-02 09:10:44 98KB Vivado VerilogHDL FPGA uart发送

70-uart接收接口设计.7z

uart接收接口设计,Vivado仿真工程

2021-04-02 09:10:43 98KB Vivado VerilogHDL FPGA uart接收

体检机构数据接入接口设计(push).xlsx

体检机构接入数据接口设计，详见博客：https://season.blog.csdn.net/article/details/115273700

2021-03-28 13:03:24 23KB 体检机构 接口设计

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50-FPGA实现MDIO接口设计.7z

FPGA实现MDIO接口设计,Vivado仿真工程

2021-03-18 09:15:37 3.55MB FPGA VerilogHDL MDI接口 Vivado

USB接口设计.rar

USB接口设计

2021-03-15 21:07:20 379KB USB接口设计

12864-12 LCD模块与射频SoC nRF9E5的串行接口设计.rar

12864-12 LCD模块与射频SoC nRF9E5的串行接口设计

2021-03-15 16:08:26 261KB 12864-12LCD模块与射