74160数字钟实验报告.docx
2021-02-20 19:03:34 513KB 大学数电 实验报告
1
南京大学数字电路实验课大项目,verilog实现
2021-02-10 21:03:58 39.83MB verilog 数字电路 经验分享
1
实验设计:利用半加器计算8位原码求补码的电路图,请用logisim.exe打开,欢迎下载。
2021-01-28 02:46:51 24KB 数电 实验
代码仅含一个.vhdl文件,内含部分说明文档
2021-01-28 02:31:08 2.23MB vhdl
数电实验触发器应用multisim仿真程序
2021-01-28 01:22:08 800KB 触发器应用multisim multisim仿真 multisim
数电实验555定时器应用multisim仿真程序,已调试,可直接使用
数电实验74LS194移位寄存器multisim仿真程序 已调试,避免雷同,自己修改一点点,可直接使用。
利用Basys2板设计基于FPGA的出租车计价器,用HDL Verilog硬件描述语言实现出租车计价器的设计。所设计的出租车计价器具有时钟显示、里程显示、价格显示等功能,具有等待计时、计价功能,要求能够根据时间判断是夜间价格还是白天价格。画了很久时间完成,真的不容易啊。
1
包括数电,模电实验的Multisim仿真实例 200个电路仿真文件 ,可以实现实验目的
2020-04-25 03:11:17 19.62MB multisim 模电 数电  实验
1
华南农业大学数学与信息学院计算机系数字电路与逻辑设计各个实验的参考答案
1