verilog代码设计一个有符号累加器,每个累加器输入-8~+7范围有符号数i_data共四个,i_valid在输入数据有效时置高,无效时置低,当接收到4哥数据后,进行有符号数累加运算并输出累加结果o_data,同时拉高o_ready线(此时也可以接收下一轮数据的输入)。o_ready拉高一个时钟周期脉冲表明
一次有效累加输出。
2021-04-03 22:05:10
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8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。
2021-03-30 11:37:57
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基于简单的加法器设计的完整UVM验证平台，包含功能覆盖率和UVM各组件，适合UVM入门学习，代码在vcs环境下仿真使用。
2021-03-27 19:59:44
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完整的32位浮点加法器设计DESIGN OF SINGLE
PRECISION FLOAT ADDER
(32-BIT NUMBERS)
ACCORDING TO IEEE 754
STANDARD USING VHDL
2021-03-18 13:59:04
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