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高效实现数据仓库的七个步骤数据仓库和我们常见的RDBMS系统有些亲缘关系，但它又有所不同。如果你没有实施过数据仓库，那么从设定目标到给出设计，从创建数据结构到编写数据分析程序，再到面对挑剔的用户的评估，整个过程都会带给你一种与以往的项目完全不同的体验。一句话，如果你试图以旧有的方式创建数据仓库，那你所面对的不是预算超支就是所建立的数据仓库无法良好运作。在处理一个数据仓库项目时需要注意的问题很多，但同时也有很多有建设性的参考可以帮助你更顺利的完成任务。开放思维，不断尝试新的途径，对于找到一种可行的数据仓库实现方法来说也是必需的。1.配备一个全职的项目经理或你自己全面负责项目管理在通常情况下，项目

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内容简介 本书详尽介绍了目前在电子信息和通信领域被广泛应用的数字信号处理硬件实现的全新解决方案，即基于EDA与SOPC的现代DSP开发技术，以及与之相关的开发工具的使用方法、设计理论和一些典型的设计实例。全书内容包括基于MATLAB/SimuLink的DSP和通信系统模块的设计技术；Quartus II的基本使用方法、详细的设计流程向导、多种优化设计方法、逻辑锁定技术、嵌入式逻辑分析仪SignalTap II的使用方法、Quartus II/DSP Builder及第三方EDA工具Synplify、Leonardo Spectrum和Modelsim的优化设计接口技术。全书深入、系统地介绍了基于MATLAB环境下DSP Builder/SignalCompiler对现代DSP系统开发的基本方法，以及基于这些工具的DSP IP核的使用方法和使用规则。 本书内容新颖、实用，为DSP领域的读者展示了有别于传统TI DSP处理器的、全新的DSP系统实现技术，为软件无线电领域的读者提供了一项不可或缺的系统设计解决方案，也为电子信息领域的读者向EDA技术的更高层次迈进提供了有用的工具。 本书可作为电子类各专业高年级本科生、研究生的教材，或作为相关领域工程技术人员的参考书，也可作为现代电子系统设计、电子设计竞赛、DSP应用系统以及通信电子系统高层次开发的参考书，或用作SOC/SOPC技术实验教材。 ★ 本书配有电子教案，需要者可与出版社联系，免费索取。 目录 第1章 概述 1.1 DSP实现方案及设计流程 1.1.1 常用DSP应用器件及其性能特点 1.1.2 DSP处理器结构与性能的发展 1.1.3 FPGA的结构与性能的发展 1.1.4 基于DSP处理器的DSP设计流程 1.1.5 基于FPGA的DSP设计流程 1.2 现代DSP设计流程概述 1.3 两类DSP解决方案的比较 习题 第2章 Quartus II设计向导 2.1 频率计的VHDL设计 2.1.1 创建工程和编辑设计文件 2.1.2 创建工程 2.1.3 编译前设置 2.1.4 编译及了解编译结果 2.1.5 仿真 2.1.6 引脚锁定和下载 2.1.7 Quartus II在Windows 2000上的安装设置 2.2 使用宏功能块设计频率计 2.3 嵌入式系统块ESB的应用I 2.3.1 应用普通方法设计正弦信号发生器 2.3.2 应用ESB优化正弦信号发生器的设计 2.4 嵌入式系统块ESB的应用II 2.4.1 定制ROM数据文件 2.4.2 定制ROM 2.4.3 编译和结果观察 2.5 时序驱动式优化编译方法 2.5.1 需求频率值设置 2.5.2 优化时钟时序设置 2.5.3 编译 2.6 频率计结构原理 2.7 Quartus II优化特性 习题 第3章 DSP Builder设计入门 3.1 DSP Builder及其设计流程 3.2 DSP Builder设计向导 3.2.1 建立一个新的模型(Model) 3.2.2 Simulink模型仿真 3.2.3 SignalCompiler的使用 3.2.4 使用ModelSim验证生成的VHDL代码 3.2.5 在Quartus II中指定器件管脚、进行编译、下载 3.2.6 硬件测试 3.3 调幅电路模型设计示例 3.3.1 建立调幅电路模型 3.3.2 模型仿真和实现 3.3.3 在MATLAB/Simulink中使用MegaCore核 3.4 使用SignalTap II嵌入式逻辑分析仪 3.4.1 安装SignalTap II 3.4.2 设置触发条件 3.4.3 设置总线的数据格式 3.4.4 启动SignalTap II分析操作 3.4.5 信号节点的资源利用情况 3.4.6 一般触发条件 3.4.7 Node模块 习题 第4章 DSP Builder设计进阶 4.1 层次化设计 4.1.1 DSP Builder的子系统 4.1.2 在DSP Builder中使用外部的VHDL代码 4.2 用ModelSim进行RTL级VHDL仿真 4.3 使用Synplify进行综合 4.3.1 Synplify与DSP Builder的接口(自动流程) 4.3.2 Synplify和DSP Builder的接口(手动流程) 4.3.3 Synplify与Quartus II的接口 4.4 使用LeonardoSpectrum进行综合 4.4.1 LeonardoSpectrum与DSP Builder的接口(自动流程) 4.4.2 LeonardoSpectrum和DSP Builder的接口(手动流程) 4.4.3 LeonardoSpectrum与Quartus II的接口 4.5 Quartus II与DSP Builder的接口 4.5.1 使用Quartus II进行综合、适配(手动流程) 4.5.2 使用Quartus II进行时序仿真 4.5.3 在Quartus II中建立元件(Symbol) 习题 第5章 LogicLock优化技术 5.1 LogicLock技术的基本内容 5.1.1 LogicLock技术解决系统设计优化 5.1.2 LogicLock的基本内容 5.1.3 锁定区域的基本方式 5.1.4 层次化逻辑锁定区域 5.1.5 LogicLock技术的不同应用流程 5.1.6 系统性能强化策略 5.1.7 锁定区域的移植与再利用 5.2 未用LogicLock的数字滤波器设计 5.2.1 数字滤波器结构及其VHDL描述 5.2.2 滤波器设计和结果观察 5.3 应用逻辑锁定技术 5.3.1 底层模块设计及其VQM文件保存 5.3.2 确定逻辑锁定区域及其特性 5.3.3 将设计实体移至锁定区域 5.3.4 编译优化锁定后的filter模块 5.4 顶层设计优化 5.4.1 记录锁定信息 5.4.2 逻辑锁定信息的输出 5.4.3 逻辑锁定信息的输入 5.4.4 编译和结果观察 习题 第6章 FIR数字滤波器设计 6.1 FIR数字滤波器原理 6.2 使用DSP Builder设计FIR数字滤波器 6.2.1 3阶常系数FIR滤波器的设计 6.2.2 4阶FIR滤波器节的设计 6.2.3 16阶FIR滤波器模型设计 6.2.4 使用MATLAB的滤波器设计工具 6.2.5 16阶FIR滤波器的硬件实现 6.3 使用FIR IP Core设计FIR滤波器 6.3.1 FIR滤波器核与DSP Builder集成 6.3.2 FIR滤波器核的使用 习题 第7章 IIR数字滤波器设计 7.1 IIR滤波器原理 7.2 使用DSP Builder设计IIR滤波器 7.2.1 4阶直接Ⅱ型IIR滤波器设计 7.2.2 4阶级联型IIR滤波器设计 7.3 在Quartus II中使用IIR滤波器IP核 7.3.1 配置Quartus II以便使用IIR滤波器核 7.3.2 使用IIR滤波器核 习题 第8章 FFT设计 8.1 FFT的原理 8.1.1 快速傅立叶变换FFT 8.1.2 快速傅立叶反变换IFFT 8.2 FFT与蝶形运算 8.3 使用DSP Builder设计FFT 8.3.1 8点DIT FFT模型的建立 8.3.2 8点DIT FFT模型的实现 8.4 在DSP Builder中使用FFT IP Core 习题 第9章 DDS设计 9.1 DDS的基本原理 9.2 DDS的模块设计 9.2.1 建立DDS模型 9.2.2 DDS模型的使用 9.3 FSK调制器设计 9.3.1 FSK调制器原理 9.3.2 FSK模型 习题 第10章 编码与译码 10.1 伪随机序列 10.1.1 m序列 10.1.2 m序列发生器模型 10.2 帧同步检出 10.2.1 巴克码 10.2.2 巴克码的检出模型 10.3 RS码 10.3.1 RS码简介 10.3.2 使用IP Core设计RS编码器 10.3.3 使用IP Core设计RS译码器 10.4 Viterbi译码 10.4.1 卷积码的Viterbi译码 10.4.2 用IP Core设计Viterbi译码器 习题 第11章 DSP Builder设计规则 11.1 位宽设计规则 11.2 频率设计规则 11.2.1 单时钟设计规则 11.2.2 多时钟设计 11.2.3 使用PLL的高级特性 11.3 DSP Builder设计的取名规则 11.4 定点数据下标说明 11.5 在SBF中二进制小数点的位置 11.6 GoTo和From模块的支持特性 11.7 MegaCore功能块支持特性 11.8 层次化设计 11.9 黑盒子化 11.10 将DSP Builder设计方式用在外部RTL设计 第12章 AltLab库 12.1 SignalCompiler模块 12.1.1 综合域编译流程 12.1.2 数据位宽的传递 12.1.3 Tapped Delay Line 12.1.4 时钟设置 12.1.5 DSP Builder报告文件 12.2 Subsystem Builder模块 第13章 算术库 13.1 比较器模块 13.2 计数器模块 13.3 差分模块 13.4 除法模块 13.5 增益模块 13.6 递增递减模块 13.7 乘法累加模块 13.8 乘加模块 13.9 并行加减法器模块 13.10 乘积模块 13.11 其它算术模块 13.11.1 SOP TAP模块 13.11.2 流水线加法器模块 13.11.3 积分模块 第14章 其它DSP设计库 14.1 总线控制库 14.1.1 AltBus 模块 14.1.2 输入/输出常数模块 14.1.3 小数点确定模块 14.1.4 BusBuild模块 14.1.5 Bus Concatenation模块 14.1.6 Bus Conversion模块 14.1.7 Extract Bit模块 14.2 复数信号库 14.2.1 Butterfly 算子模块 14.2.2 复数加减模块 14.2.3 复数乘积模块 14.2.4 复数共轭模块 14.2.5 复数与Real-Imag间的连接模块 14.2.6 复数多路选择器模块 14.2.7 复数延迟模块 14.2.8 复数常数模块 14.3 Gates库 14.3.1 Case语句模块 14.3.2 IF语句模块 14.3.3 逻辑位操作符模块 14.3.4 逻辑总线操作符模块 14.3.5 LUT模块 14.3.6 n-to-1多路选择器模块 14.4 状态机函数库 14.4.1 FIFO控制状态机设计示例 14.4.2 状态机设计流程 14.5 Storage库 14.5.1 延迟模块 14.5.2 Down Sampling和Up Sampling模块 14.5.3 双口RAM模块 14.5.4 并行到串行转换模块与串行到并行转换模块 14.5.5 数据排列方式模块 14.5.6 ROM EAB模块 14.5.7 Shift Taps模块 14.5.8 PLL模块 附录 参考文献