数字频率计（EDA课程设计）简易数字频率计课程设计
数字频率计 EDA课程设计用的 和开发箱结合用的
2021-07-04 14:05:30
161KB
具体的实验指导书，原理讲解很详细 对应模型文件在我的上传里也有
设计一个数显频率计。要求如下：
1． 测量频率采用 4 位 LED 数字码管显示。
2． 频率测量范围 1Hz~1MHz。
3． 分辨率： 1Hz。
4． 输入信号波形：正弦波、方波、三角波。
5． 输入信号幅度： 0.5~5V。
6． 量程选择：× 1、× 10、× 100 三档。
2021-06-29 18:10:46
600KB
1
该电路为本人大二课程设计作品，后由于参加电子竞赛初赛需要，进过多次修改，比较完善，可以用multisim10.0进行精确仿真。
2021-06-28 10:29:52
139KB
1
本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！
qq:1391074994
1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。
2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。
3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈）
4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别：
5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
2021-06-26 09:02:31
801KB
1
本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！
qq:1391074994
1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。
2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。
3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈）
4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别：
5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
2021-06-26 09:02:31
3.32MB
1
设计目的：
(1)掌握数字频率计的设计与调试方法。
(2)熟悉相应的集成电路的使用方法。
设计要求：
（1）测量频率范围：1Hz~9.99kHz；量程分为2档：1-999Hz，1.00-9.99kHz
（2）被测信号幅度：0.5~5V
（3）测量信号的周期
（4）显示方式：5位数码管十进制数显示
（5）测量误差：≤5%；
（6）手动切换量程及测量类型
（7）当被测信号的频率超出测量范围时，报警
（8）平均周期计数累计
（9）自校功能
2021-06-26 00:05:01
75KB
1
原创声明:该设计来自合肥工业大学成员设计，设计资料仅供参考，不可用于商业用途。
数字频率计电路功能概述:
本设计采用TMS320F2812 DSP 芯片，制作了一台简易数字频率计。本设计综合了传统的多周期测量和等精度测量方法，实现了对被测信号频率、周期、脉宽和占空比宽范围、高精度的测量。提出了一种在无需任何外部硬件控制情况下，利用DSP 2812丰富的软件资源实现等精度测量的一种方法。它根据每个门闸时间内高频标准脉冲的个数与已知被测信号的个数，求得被测信号频率，最后再通过多次测量取平均值的方法得到最终结果。系统测试结果表明我们的设计是可行的。
硬件设计:
数字频率计系统硬件设计由四部分组成:整形电路、DSP选择与F2812最小系统（参照链接:https://www.cirmall.com/circuit/4560/）、通讯模块和电池管理模块。具体介绍说明，详见附件内容。
关键代码截图:
2021-06-20 16:18:43
4.84MB
1
基于FPGA的数字频率计介绍:
数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，它被广泛应用与航天、电子、测控等领域。
它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。特点是:无论底层还是顶层文件均用VerilogHDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。
整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。
附件内容截图:
2021-06-18 19:32:39
118.75MB
1