Vivado Aurora IP核设计,Vivado仿真工程。
2021-04-21 09:04:51 819KB FPGA VerilogHDL Vivado AuroraIP
VerilogHDL语言实现PID算法的FPGA实现的quartus工程,能编译运行
2021-04-20 22:01:36 16.14MB PID VerilogHDL FPGA
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以太网数据组帧设计,Vivado仿真工程。
2021-04-17 09:04:57 14.38MB FPGA VerilogHDL Vivado 以太网数据组帧
随着EDA技术的进展,基于可编程的数字电子系统设计的完整方案越来越受到人们的重视。与利用微处理器(CPU或MCU)来实现乐曲演奏相比,以纯硬件完成乐曲演奏电路的逻辑要复杂得多,如果不借助于功能强大的EDA工具和硬件描述语言,仅凭传统的数字逻辑技术,即使最简单的演奏电路也难以实现。如何使用EDA工具设计电子系统是人们普遍关心的问题。本设计重点介绍用杭州康芯电子有限公司生产的KX_7C5EE+家庭实验开发板,利用数控分频器设计硬件乐曲演奏电路(电子琴),使读者初步了解VerilogHDL硬件描述语言和Quartus II开发环境。
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Verilog HDL知识思维导图,更多内容请移步:https://gitee.com/youxiaoquan/VerilogHDL-Tutorial
2021-04-12 14:01:33 731KB VerilogHDL思维导图
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数字钟中的七段显示模块,方便使用,用verilogHDL 编写!
2021-04-08 22:22:15 6KB verilog 分频 数字钟
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在普通交通灯基础上增加了更多的状态以便于结合到实际复杂的交通路况,设计主要内容为交通灯控制模块将需要显示的时间 数据连接到数码管显示模块,同时将状态信号连接到led灯控制模块,然后数码管显示模块和 led灯控制模块驱动交通信号灯外设工作。
2021-04-03 10:01:10 5.09MB fpga EDA 交通灯 verilogHDL
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FPGA跨时钟域握手设计,Vivado仿真工程
2021-04-02 09:10:50 100KB Vivado VerilogHDL FPGA 跨时钟域握手
can接口设计(intel模式),Vivado仿真工程
can接口设计(motorola模式),Vivado仿真工程
2021-04-02 09:10:48 108KB Vivado VerilogHDL FPGA can接口设计(motorola